基于USB3.0接口的高速數(shù)據(jù)傳輸電路設(shè)計與實現(xiàn)
本文關(guān)鍵詞:基于USB3.0接口的高速數(shù)據(jù)傳輸電路設(shè)計與實現(xiàn),由筆耕文化傳播整理發(fā)布。
【摘要】:數(shù)據(jù)記錄器作為一種重要的機載設(shè)備,主要用于采集存儲飛行時的海量數(shù)據(jù)。由于數(shù)據(jù)量多達幾十個GB,甚至上百GB,因此,如何提高海量數(shù)據(jù)傳入計算機的時間就成為制約存儲測試系統(tǒng)發(fā)展的一個重要因素。USB3.0接口在市場上已經(jīng)廣泛普及,具有即插即用、傳輸速度快、兼容性強的優(yōu)點,已經(jīng)成為計算機與外部設(shè)備通信的標準總線,其最大傳輸帶寬可達5Gbps。在此背景下,,本文設(shè)計了以FPGA為控制中心,DDR2SDRAM為高速大容量緩存,USB3.0接口作為與計算機進行數(shù)據(jù)通信接口的高速數(shù)據(jù)傳輸電路,實現(xiàn)了將記錄器中的大容量數(shù)據(jù)高速可靠的傳入計算機。 論文首先對課題研究背景、國內(nèi)外發(fā)展現(xiàn)狀和USB3.0接口協(xié)議進行了介紹,然后根據(jù)大容量數(shù)據(jù)記錄器的任務(wù)設(shè)計要求,在提出總體方案的基礎(chǔ)上設(shè)計了基于ECC校驗算法的大容量FLASH存儲器,并構(gòu)建了USB3.0+FPGA+DDR2SDRAM的高速數(shù)據(jù)傳輸電路系統(tǒng)框架。之后著重對高速數(shù)據(jù)傳輸電路的設(shè)計進行了詳細說明,并對DDR2和FPGA之間的接口信號進行了信號完整性仿真分析,確定了布局布線規(guī)則;在軟件設(shè)計部分,結(jié)合大容量記錄器的高速數(shù)據(jù)傳輸過程,設(shè)計了一種以FPGA內(nèi)部的片上小FIFO+DDR2SDRAM為架構(gòu)的高速緩存器,開發(fā)了USB3.0的固件程序,設(shè)計了USB3.0在從FIFO(SLAVE FIFO)工作模式下的GPIF II狀態(tài)機,完成了VHDL控制程序的編寫。在論文結(jié)束部分,給出了FLASH的ECC校驗測試結(jié)果和高速數(shù)據(jù)傳輸電路的測試結(jié)果。 本文設(shè)計的高速數(shù)據(jù)傳輸電路是通過USB3.0接口來實現(xiàn)的與計算機之間進行數(shù)據(jù)傳輸,穩(wěn)定的實現(xiàn)了150MB/s的數(shù)據(jù)傳輸,解決了大容量記錄器的數(shù)據(jù)傳輸速度瓶頸。而且通過利用FPGA的高速并行性和易于配置性應(yīng)用到諸如圖像數(shù)據(jù)的實時采集傳輸?shù)确矫嬉簿哂幸欢ǖ膮⒖甲饔谩?br/> 【關(guān)鍵詞】:USB3.0 DDR2SDRAM FPGA 信號完整性分析 高速數(shù)據(jù)傳輸
【學(xué)位授予單位】:中北大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2014
【分類號】:V241.4
【目錄】:
- 摘要4-5
- Abstract5-7
- 目錄7-10
- 1 緒論10-15
- 1.1 課題研究背景及意義10
- 1.2 課題來源10-11
- 1.3 數(shù)據(jù)傳輸技術(shù)的發(fā)展現(xiàn)狀11-13
- 1.3.1 存儲技術(shù)的發(fā)展現(xiàn)狀11-12
- 1.3.2 USB 總線的發(fā)展現(xiàn)狀12-13
- 1.4 本文的主要工作13-15
- 2 USB3.0 接口技術(shù)15-20
- 2.1 USB 3.0 和 USB2.0 對比15-16
- 2.2 USB 3.0 協(xié)議概述16-19
- 2.2.1 協(xié)議結(jié)構(gòu)16-17
- 2.2.2 包介紹17-18
- 2.2.3 USB3.0 數(shù)據(jù)傳輸類型18
- 2.2.4 USB3.0 編解碼18-19
- 2.3 本章小結(jié)19-20
- 3 大容量數(shù)據(jù)記錄器與存儲方案設(shè)計20-29
- 3.1 數(shù)據(jù)記錄器的主要指標20
- 3.2 數(shù)據(jù)記錄器系統(tǒng)方案設(shè)計20-22
- 3.3 存儲單元設(shè)計22-28
- 3.3.1 存儲單元硬件設(shè)計22-24
- 3.3.2 存儲單元軟件設(shè)計24-28
- 3.4 本章小結(jié)28-29
- 4 高速數(shù)據(jù)傳輸硬件電路設(shè)計29-54
- 4.1 硬件電路整體方案設(shè)計29-30
- 4.2 USB3.0 接口設(shè)計30-36
- 4.2.1 CYUSB3014 控制芯片介紹30-31
- 4.2.2 USB3.0 模塊硬件電路設(shè)計31-36
- 4.3 DDR2 SDRAM 接口設(shè)計36-40
- 4.4 FPGA 選型及外圍電路設(shè)計40-41
- 4.5 電源模塊設(shè)計41-43
- 4.6 硬件 PCB 設(shè)計43-52
- 4.6.1 信號完整性44-47
- 4.6.2 PCB 板設(shè)計47-52
- 4.7 本章小結(jié)52-54
- 5 高速數(shù)據(jù)傳輸系統(tǒng)軟件設(shè)計54-72
- 5.1 片上 FIFO 設(shè)計54-56
- 5.2 DDR2 控制器設(shè)計56-62
- 5.2.1 DDR2 IP 核參數(shù)介紹57-59
- 5.2.2 DDR2 IP 核設(shè)計59-61
- 5.2.3 DDR2 IP 核控制模塊設(shè)計61-62
- 5.3 USB3.0 模塊固件程序設(shè)計62-67
- 5.3.1 USB3.0 固件程序概述62-63
- 5.3.2 固件程序編寫63-67
- 5.4 同步從 FIFO 設(shè)計67-71
- 5.4.1 GPIF II 設(shè)計67-69
- 5.4.2 從 FIFO 模塊 VHDL 程序設(shè)計69-71
- 5.5 本章小結(jié)71-72
- 6 系統(tǒng)測試72-78
- 6.1 存儲單元測試72-73
- 6.2 高速數(shù)據(jù)傳輸電路測試73-77
- 6.2.1 USB3.0 設(shè)備測試73-74
- 6.2.2 高速數(shù)據(jù)傳輸電路性能測試74-77
- 6.3 本章小結(jié)77-78
- 總結(jié)與展望78-80
- 結(jié)論78
- 展望78-80
- 參考文獻80-83
- 攻讀碩士學(xué)位期間取得的研究成果83-84
- 致謝84-85
【參考文獻】
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本文關(guān)鍵詞:基于USB3.0接口的高速數(shù)據(jù)傳輸電路設(shè)計與實現(xiàn),由筆耕文化傳播整理發(fā)布。
本文編號:319717
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