本文關(guān)鍵詞：基于RapidIO的高速數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)與研究，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著我國(guó)航空航天事業(yè)的飛速發(fā)展,航空航天電子設(shè)備承擔(dān)的任務(wù)量越來(lái)越大,系統(tǒng)對(duì)龐大數(shù)據(jù)傳輸性能的要求越來(lái)越高,需要采用傳輸能力更加強(qiáng)大的互聯(lián)技術(shù)來(lái)支持。Rapid IO串行總線技術(shù)是世界上第一個(gè)嵌入式系統(tǒng)互連國(guó)際標(biāo)準(zhǔn),支持芯片到芯片通信,可以實(shí)現(xiàn)1.25Gbps到60Gbps的性能水平,因此,設(shè)計(jì)基于Rapid IO的高速數(shù)據(jù)傳輸系統(tǒng)具有重要的工程實(shí)際意義。論文是航天院某研究所參與的科研課題,為解決航天電子系統(tǒng)的龐大數(shù)據(jù)量數(shù)據(jù)采集、信息傳遞共享、數(shù)據(jù)交換處理、高速數(shù)據(jù)傳輸?shù)纫幌盗袉?wèn)題,選擇Rapid IO技術(shù)作為高速數(shù)據(jù)傳輸協(xié)議,并設(shè)計(jì)硬件平臺(tái)進(jìn)行系統(tǒng)性能測(cè)試。我在課題中主要負(fù)責(zé)Rapid IO技術(shù)的協(xié)議分析實(shí)現(xiàn)以及基于Rapid IO的高速傳輸系統(tǒng)平臺(tái)的硬件設(shè)計(jì)。本文通過(guò)對(duì)多種新興互聯(lián)技術(shù)性能的比較,選擇Rapid IO技術(shù)作為本文的研究對(duì)象,它能夠有效解決復(fù)雜系統(tǒng)中的數(shù)據(jù)傳輸問(wèn)題,滿足航天電子高性能嵌入式設(shè)備的互聯(lián)需求。對(duì)Rapid IO協(xié)議的物理層、傳輸層、邏輯層三層體系規(guī)范進(jìn)行研究,根據(jù)Rapid IO規(guī)范設(shè)計(jì)邏輯層和傳輸層模塊、串行物理層模塊,邏輯層和傳輸層模塊完成系統(tǒng)收發(fā)和維護(hù)功能,串行物理層模塊完成CRC校驗(yàn)、8B/10B編碼、通道對(duì)齊、通道同步等功能,綜合完成Rapid IO協(xié)議的實(shí)現(xiàn)。利用Candence軟件完成基于Rapid IO的高速數(shù)據(jù)硬件傳輸平臺(tái)的設(shè)計(jì),對(duì)FPGA電路、電源電路、時(shí)鐘電路以及接口電路模塊進(jìn)行原理圖分析設(shè)計(jì),建立高速信號(hào)中影響完整性的串?dāng)_、反射、傳輸線模型,完成滿足信號(hào)完整性的高速PCB板需求分析、疊層設(shè)計(jì)分析、高速PCB板設(shè)計(jì)。對(duì)設(shè)計(jì)的傳輸系統(tǒng)進(jìn)行仿真驗(yàn)證,利用Hyperlynx軟件完成高速信號(hào)的傳輸線、串?dāng)_、板級(jí)信號(hào)仿真,原理圖仿真驗(yàn)證原理設(shè)計(jì)的可行性,板級(jí)仿真驗(yàn)證PCB設(shè)計(jì)的合理性。本文對(duì)Rapid IO技術(shù)深入研究,重點(diǎn)完成Rapid IO協(xié)議的實(shí)現(xiàn)和滿足信號(hào)完整性要求的Rapid IO高速數(shù)據(jù)傳輸平臺(tái)設(shè)計(jì),Rapid IO技術(shù)突破了傳統(tǒng)總線技術(shù)的傳輸瓶頸,硬件設(shè)計(jì)首先進(jìn)行信號(hào)完整性分析,相比傳統(tǒng)PCB設(shè)計(jì)更加嚴(yán)謹(jǐn)可靠,有效節(jié)約制作成本。對(duì)FPGA的Rapid IO進(jìn)行通信仿真,Rapid IO系統(tǒng)初始化、維護(hù)事務(wù)、讀事務(wù)、寫(xiě)事務(wù)響應(yīng)正確,測(cè)試結(jié)果表明系統(tǒng)設(shè)計(jì)達(dá)到高速數(shù)據(jù)傳輸要求。
【關(guān)鍵詞】：Rapid IO FPGA 高速電路 數(shù)據(jù)傳輸
【學(xué)位授予單位】：中國(guó)地質(zhì)大學(xué)(北京)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：V247.5
【目錄】：

• 摘要4-5
• Abstract5-8
• 第1章 緒論8-14
• 1.1 課題的研究背景及意義8-9
• 1.2 新興互聯(lián)技術(shù)的比較9-10
• 1.3 國(guó)內(nèi)外研究現(xiàn)狀10-12
• 1.4 論文研究?jī)?nèi)容及結(jié)構(gòu)安排12-14
• 第2章 Rapid IO技術(shù)14-24
• 2.1 Rapid IO體系規(guī)范14-15
• 2.2 Rapid IO包格式和事務(wù)傳送15-17
• 2.3 Rapid IO協(xié)議分析17-23
• 2.3.1 邏輯層規(guī)范17-19
• 2.3.2 傳輸層規(guī)范19-20
• 2.3.3 物理層規(guī)范20-23
• 2.4 本章小結(jié)23-24
• 第3章 Rapid IO協(xié)議的實(shí)現(xiàn)24-40
• 3.1 邏輯層和傳輸層模塊24-30
• 3.1.1 發(fā)送Tx模塊25-26
• 3.1.2 接收Rx模塊26-27
• 3.1.3 維護(hù)模塊和緩沖模塊27-29
• 3.1.4 Altera IP核邏輯層和傳輸層29-30
• 3.2 串行物理層模塊30-39
• 3.2.1 CRC校驗(yàn)30-33
• 3.2.28B/10B傳輸碼33-35
• 3.2.3 空閑序列35
• 3.2.4 通道同步35-37
• 3.2.5 通道對(duì)齊37-38
• 3.2.6 通道初始化狀態(tài)機(jī)38-39
• 3.2.7 Altera IP核物理層39
• 3.3 本章小結(jié)39-40
• 第4章 高速數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)與仿真40-56
• 4.1 硬件平臺(tái)電路設(shè)計(jì)40-46
• 4.1.1 設(shè)計(jì)軟件選擇40-41
• 4.1.2 FPGA芯片選擇41
• 4.1.3 電源模塊41-43
• 4.1.4 時(shí)鐘模塊43-44
• 4.1.5 FPGA電路44-46
• 4.1.6 接口電路46
• 4.2 高速信號(hào)完整性分析46-49
• 4.2.1 傳輸線46-47
• 4.2.2 串?dāng)_47-48
• 4.2.3 反射48-49
• 4.3 原理圖仿真49-55
• 4.3.1 傳輸線性能仿真50-52
• 4.3.2 串?dāng)_性能仿真52-55
• 4.4 本章小結(jié)55-56
• 第5章 高速PCB設(shè)計(jì)與系統(tǒng)仿真驗(yàn)證56-71
• 5.1 高速PCB設(shè)計(jì)56-62
• 5.1.1 疊層設(shè)計(jì)57-59
• 5.1.2 PCB板的設(shè)計(jì)59-62
• 5.2 板級(jí)仿真及PCB制作62-65
• 5.2.1 時(shí)鐘信號(hào)仿真62-64
• 5.2.2 PCB板模型提取仿真64-65
• 5.2.3 PCB制作65
• 5.3 Rapid IO通信仿真65-69
• 5.3.1 系統(tǒng)初始化66
• 5.3.2 維護(hù)事務(wù)66-68
• 5.3.3 NREAD事務(wù)68
• 5.3.4 NWRITE事務(wù)68-69
• 5.3.5 系統(tǒng)分析驗(yàn)證69
• 5.4 本章小結(jié)69-71
• 結(jié)束 語(yǔ)71-72
• 致謝72-73
• 參考文獻(xiàn)73-75
• 個(gè)人簡(jiǎn)歷75

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前5條

1 侯紅英;;RapidIO高速串行總線的信號(hào)完整性仿真[J];電訊技術(shù);2008年09期

2 朱榮華;一種CRC并行計(jì)算原理及實(shí)現(xiàn)方法[J];電子學(xué)報(bào);1999年04期

3 陳鋒;;基于FPGA的8B/10B編解碼設(shè)計(jì)[J];電子設(shè)計(jì)工程;2010年05期

4 李瓊;郭御風(fēng);劉光明;劉濤;;I/O互聯(lián)技術(shù)及體系結(jié)構(gòu)的研究與發(fā)展[J];計(jì)算機(jī)工程;2006年12期

5 謝智勇;羅明;蔣俊;;串行RapidIO驗(yàn)證模型[J];計(jì)算機(jī)工程;2008年S1期

  本文關(guān)鍵詞：基于RapidIO的高速數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)與研究，，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：266308