本文關鍵詞：基于AMBA總線的eCAN控制器設計

  更多相關文章： CAN控制器 AMBA總線 片上系統(tǒng) 現(xiàn)場總線 現(xiàn)場可編程門陣

【摘要】：隨著汽車電子技術的不斷發(fā)展,汽車上應用的電子單元數(shù)目不斷增加,汽車控制系統(tǒng)間通信的可靠性已經(jīng)成為汽車電子行業(yè)迫切需要解決的問題。CAN總線是一種有效地支持多主控、多節(jié)點同時發(fā)送的現(xiàn)場總線,它具有實時性強,傳輸速率高,受干擾率低等優(yōu)點,非常適合應用于汽車電子和工業(yè)控制等領域�？刂破骶钟蚓W(wǎng)(Controller Area Network, CAN)是CAN總線協(xié)議的實現(xiàn),是將各個節(jié)點連接到總線網(wǎng)絡的重要環(huán)節(jié)。增強型控制器局域網(wǎng)(Enhanced Controller Area Network, eCAN)是一種增強型的控制器局域網(wǎng)。與CAN控制器相比,eCAN控制器增加了獨立的接收屏蔽、定時功能。本文結合CAN控制器的發(fā)展現(xiàn)狀,深入分析了目前國內外CAN控制器的發(fā)展趨勢,結合高級微控制器總線體系(Advanced Microcontroller Bus Architecture, AMBA)和CAN總線,完成基于AMBA總線的eCAN控制器設計。論文首先論述了AMBA總線和CAN總線協(xié)議,然后采用自頂向下的設計方法將eCAN控制器劃分成寄存器控制邏輯、郵箱存儲控制邏輯、低功耗邏輯、接收濾波邏輯、發(fā)送控制邏輯、定時器管理邏輯、位時序邏輯、位處理邏輯八個模塊,其中定時器管理模塊是本文設計的關鍵點,位時序和位處理模塊是本文設計的難點,并用Verilog硬件描述語言(Hardware Description Language, HDL)對各個模塊進行寄存器傳輸級(Register Transfer Level, RTL)描述,同時對各子模塊及頂層模塊進行功能仿真,然后將設計的eCAN控制器下載到現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)進行原型驗證,最后采用中芯國際55nm的工藝庫進行邏輯綜合,在100MHz的時鐘頻率下,綜合后芯片面積為44453.353547μm2。本論文設計的eCAN控制器功能完善,性能可靠,達到了CAN2.0協(xié)議的各項要求,可以直接掛載在高級外設總線(Advanced Peripheral Bus, APB)上,在實際應用中可將其直接應用于CAN總線通信系統(tǒng)或作為外設嵌入到片上系統(tǒng)(System on Chip, SoC)中。因此本論文設計的eCAN控制器具有一定的工程應用價值和良好的發(fā)展前景。
【關鍵詞】：CAN控制器 AMBA總線 片上系統(tǒng) 現(xiàn)場總線 現(xiàn)場可編程門陣
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：U463.6
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-13
• 1.1 研究背景與意義9-10
• 1.2 國內外研究現(xiàn)狀10-11
• 1.3 研究內容與設計指標11-12
• 1.3.1 研究內容11-12
• 1.3.2 設計指標12
• 1.4 論文組織12-13
• 第二章 相關技術分析13-25
• 2.1 AMBA總線13-17
• 2.1.1 AHB總線13-15
• 2.1.2 APB總線15-17
• 2.2 CAN總線17-22
• 2.2.1 CAN總線的電氣特性17-18
• 2.2.2 CAN協(xié)議分層18-19
• 2.2.3 幀類型及幀結構19-22
• 2.3 CAN總線的物理連接22-24
• 2.4 本章小結24-25
• 第三章 eCAN控制器的系統(tǒng)結構25-37
• 3.1 eCAN控制器的整體架構25-26
• 3.2 控制和狀態(tài)寄存器26-29
• 3.3 eCAN的傳輸特性29-34
• 3.3.1 eCAN的初始化29-32
• 3.3.2 eCAN的配置32-33
• 3.3.3 中斷管理33-34
• 3.4 eCAN控制器的頂層框圖34-35
• 3.5 本章小結35-37
• 第四章 eCAN控制器的寄存器傳輸級設計37-67
• 4.1 寄存器控制模塊37-40
• 4.2 郵箱存儲控制模塊40-42
• 4.3 低功耗模塊42-44
• 4.4 接收濾波模塊44-46
• 4.5 發(fā)送控制模塊46-48
• 4.6 定時器管理模塊48-50
• 4.7 位時序模塊50-55
• 4.7.1 同步設計51-53
• 4.7.2 位定時設計53-54
• 4.7.3 采樣點和發(fā)送點的生成54-55
• 4.7.4 位時序RTL級電路圖55
• 4.8 位處理模塊55-65
• 4.8.1 位填充模塊57-58
• 4.8.2. CRC校驗58-59
• 4.8.3 發(fā)送位處理模塊59-60
• 4.8.4 接收位處理模塊60-62
• 4.8.5 錯誤管理邏輯62-64
• 4.8.6 位處理模塊的RTL級電路圖64-65
• 4.9 本章小結65-67
• 第五章 驗證及結果分析67-79
• 5.1 功能驗證67-71
• 5.1.1 仿真環(huán)境67
• 5.1.2 驗證平臺67-68
• 5.1.3 驗證結果分析68-71
• 5.2 FPGA驗證及結果71-76
• 5.3 DC綜合與時序驗證76-78
• 5.4 本章小結78-79
• 第六章 總結與展望79-81
• 6.1 總結79
• 6.2 展望79-81
• 參考文獻81-83
• 致謝83-85
• 攻讀碩士期間發(fā)表的論文85

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前5條

1 吳鵬;汪秉文;;基于CAN總線的智能控制器的設計[J];艦船電子工程;2011年09期

2 賈建峰;崔培玲;;基于FPGA的ARM與CAN控制器的接口設計與實現(xiàn)[J];計算機測量與控制;2010年11期

3 韓成浩;高曉紅;;CAN總線技術及其應用[J];制造業(yè)自動化;2010年02期

4 王新平;龔玉梅;王旭輝;;基于CPLD的CAN控制器與DSP通信接口設計[J];科學技術與工程;2009年09期

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本文編號：736217