為降低輻射環(huán)境中單粒子功能中斷(SEFI)對集成電路的影響,在研究單粒子功能中斷原理的基礎(chǔ)上,開展了DICE觸發(fā)器抗單粒子功能中斷技術(shù)研究。在深入分析單粒子功能中斷的誘因的基礎(chǔ)上,結(jié)合DICE觸發(fā)器電路結(jié)構(gòu),設(shè)計了包含時鐘冗余電路、主DICE鎖存器、從DICE鎖存器、延時濾波電路、相位轉(zhuǎn)換電路的DICE觸發(fā)器,得到了具有抗單粒子功能中斷能力的加固DICE觸發(fā)器。在仿真電路中,通過增加模擬單粒子效應(yīng)(SEE)的電流源,仿真驗證單粒子干擾(SED)對DICE觸發(fā)器的影響。仿真結(jié)果表明,該加固DICE觸發(fā)器具有良好的抗單粒子功能中斷能力,可以有效抑制單粒子引起的DICE觸發(fā)器功能中斷。

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圖3加固DICE觸發(fā)器

設(shè)計采用加固DICE觸發(fā)器實現(xiàn)抗單粒子功能。設(shè)計圖如圖3�？梢�，左側(cè)有時鐘冗余電路，由4個反相器組成，將CK時鐘分為CK1、CK2、CKN1、CKN2。CK1和CKN1主要控制經(jīng)過D1、M4、S4和兩個三態(tài)門的傳輸信號，CK2和CKN2主要控制經(jīng)過D2、M1、S1和兩個三態(tài)門的傳....

圖4仿真電路圖

觸發(fā)器仿真所采用的電路圖如圖4所示。從圖4可以看出，干擾源1和2設(shè)置在D2端，干擾源3和4設(shè)置在D1端，干擾源5和6設(shè)置在M4端，干擾源7和8設(shè)置在S4端。每個干擾源設(shè)置三個干擾信號，分別設(shè)置在一個時鐘周期的高電平階段，低電平階段和上升沿階段，如圖5所示。

圖5局部波形圖

從圖4可以看出，干擾源1和2設(shè)置在D2端，干擾源3和4設(shè)置在D1端，干擾源5和6設(shè)置在M4端，干擾源7和8設(shè)置在S4端。每個干擾源設(shè)置三個干擾信號，分別設(shè)置在一個時鐘周期的高電平階段，低電平階段和上升沿階段，如圖5所示。仿真波形如圖6和圖7所示。由圖6和圖7可見，在D2端，當D2....

圖7仿真波形圖B

圖6仿真波形圖A5結(jié)束語

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