足底地面反作用力的分布測(cè)量對(duì)某些疾病的預(yù)測(cè)、診斷具有重要意義。文章針對(duì)現(xiàn)有的足底地面反作用力分布測(cè)量設(shè)備存在壽命短、精準(zhǔn)性低的問(wèn)題,在分析足部生物骨骼數(shù)據(jù)和足底受力特征的基礎(chǔ)上,提出了一種足底分區(qū)測(cè)量方法,把足底劃分為第一跖骨頭和趾骨、第二跖骨頭～第五跖骨頭和趾骨、足跟3個(gè)測(cè)量區(qū)域,研制了一種適應(yīng)38～43碼人群足底力分布的測(cè)量系統(tǒng),系統(tǒng)包括6個(gè)傳感器組成的足底力采集模塊、數(shù)據(jù)處理模塊和足底力信息顯示模塊。自然站立姿態(tài)實(shí)驗(yàn)精準(zhǔn)測(cè)得不同人群足底3個(gè)主要受力部位地面反作用力的分布信息,說(shuō)明了該系統(tǒng)對(duì)不同人群足底3個(gè)區(qū)域的劃分正確,能滿足38～43碼人群足底力測(cè)量需要,有較高的準(zhǔn)確性,可滿足臨床需求。 

【文章來(lái)源】：合肥工業(yè)大學(xué)學(xué)報(bào)(自然科學(xué)版). 2020,43(07)北大核心

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

足部骨骼測(cè)量標(biāo)記點(diǎn)

根據(jù)劃分測(cè)量區(qū)域的數(shù)據(jù),設(shè)計(jì)了足底力檢測(cè)裝置,主要包括足跟擋板、足部?jī)?nèi)側(cè)擋板、第一跖骨頭和趾骨托板、第二跖骨頭～第五跖骨頭和趾骨托板、底部支撐板、稱重傳感器和足跟托板。托板尺寸根據(jù)測(cè)量數(shù)據(jù)間隔分開,為了更好地減小操作誤差,根據(jù)所測(cè)得的第一跖骨頭和第二跖骨頭的間隙,足底第一跖骨頭和趾骨托板設(shè)計(jì)寬度為26 mm,足底第一跖骨頭和趾骨托板與第二跖骨頭～第五跖骨頭和趾骨托板之間的間距為4.5 mm,跖骨頭區(qū)和足跟的分割區(qū)間為足跟到楔骨的公共區(qū)間。由于測(cè)量數(shù)據(jù)起始點(diǎn)為足部?jī)?nèi)側(cè)位置和足跟,需要設(shè)置定位結(jié)構(gòu),保證相應(yīng)的托板承接對(duì)應(yīng)的足底部位。結(jié)構(gòu)1、結(jié)構(gòu)3分別為足跟擋板、足部?jī)?nèi)側(cè)擋板,用于對(duì)足跟和足部?jī)?nèi)側(cè)進(jìn)行限位。在足部托板下分別放置稱重傳感器用于測(cè)量相應(yīng)區(qū)域的力。選擇中航電測(cè)公司L6N-C3-X-3B6的單點(diǎn)式稱重傳感器來(lái)測(cè)量足底的地面反作用力。由于左右腳對(duì)稱,只給出右腳足底力測(cè)量裝置的示意圖,如圖2所示。2.2 數(shù)據(jù)采集系統(tǒng)

由于稱重傳感器輸出的電壓信號(hào)為毫伏級(jí),一般不直接進(jìn)行數(shù)據(jù)采集,在輸入9205模塊之前需要對(duì)信號(hào)進(jìn)行濾波和放大處理,提高測(cè)量準(zhǔn)確性和精度。首先對(duì)信號(hào)進(jìn)行濾波處理,由于99%的足底力信號(hào)頻率不大于15 Hz,濾波器的截止頻率為36.2 Hz。放大電路的放大器芯片為AD8422,該放大器具有較高的共模抑制比和低漂移優(yōu)點(diǎn),能夠很好地抑制共模噪聲和零點(diǎn)漂移,是調(diào)理稱重傳感器惠斯特電橋信號(hào)的理想選擇。根據(jù)9205模塊的分辨率,對(duì)電壓信號(hào)放大100倍,設(shè)計(jì)的放大器原理如圖3所示。數(shù)據(jù)采集系統(tǒng)的FPGA層根據(jù)足底力采集模塊配置差分采集模式,采用差分可以有效抑制共模噪聲,提高測(cè)量準(zhǔn)確度,設(shè)置I/O通道如圖4所示。把數(shù)據(jù)傳輸?shù)脚cRT層數(shù)據(jù)通訊的先入先出(first input first output,FIFO)隊(duì)列中,設(shè)置FIFO的長(zhǎng)度,并檢測(cè)FIFO隊(duì)列存儲(chǔ)是否溢出,若有溢出則停止。在RT層首先調(diào)用FPGA模塊,設(shè)置FPGA的采樣頻率,由于FPGA采集數(shù)據(jù)頻率為系統(tǒng)6路總采樣頻率,設(shè)置系統(tǒng)的采樣頻率為500 Hz;然后對(duì)FPGA的通道數(shù)進(jìn)行設(shè)置,數(shù)據(jù)默認(rèn)寫入FIFO中,設(shè)置RT層讀取FIFO的頻率,一般讀取頻率等于FPGA層的采樣頻率,可防止FIFO溢出,即設(shè)置單周期循環(huán)時(shí)間。Real Time層程序框圖如圖4所示。FPGA中是6路數(shù)據(jù)一起打包寫入FIFO中,需要在RT層把采集的數(shù)據(jù)拆分為6個(gè)數(shù)組。處理好的數(shù)據(jù)將傳入上位機(jī)作進(jìn)一步處理。

【參考文獻(xiàn)】：
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