本文選題：電子技術(shù) + 半導(dǎo)體集成電路　

實(shí)際上，HDL語言肯定要比《玩轉(zhuǎn)IP core》或者《IP核芯志》（業(yè)界著名的和尚書）這樣的講系統(tǒng)設(shè)計(jì)的書來的基礎(chǔ)。按照從簡(jiǎn)單到復(fù)雜的思想，應(yīng)該先說說Verilog方為合適。當(dāng)年老衲也是低估了搞笑的吶喊的先知（jiaoshou）們的毀人不倦，覺得“語言嘛，應(yīng)該會(huì)的了”。結(jié)果坊間出現(xiàn)了不少C Style的和尚書的實(shí)現(xiàn)，老夫就出離憤怒了：是可忍孰不可忍！實(shí)際上私下說，老衲不想涉及教語言也有私心雜念：語言莫過于刻板的規(guī)則，講起來也是單調(diào)：講的不喜歡，聽的也不喜歡�？纯辞懊鎯芍v的內(nèi)容，僅僅就幽默感而言，比起和尚書差遠(yuǎn)了。但是，沒辦法啊，與其叫語法黨、邏輯派橫行，不如老夫的電路門一統(tǒng)江湖。我們接著聊！

數(shù)字邏輯的了分為組合電路和時(shí)序電路兩種。組合電路就是即來即服務(wù)，信號(hào)來了，理論上結(jié)果立即呈現(xiàn)。時(shí)序電路呢，則對(duì)于員工比較人道：在固定時(shí)間工作，其他時(shí)間可以歇著。

1. 組合邏輯，線型實(shí)現(xiàn)
組合邏輯在Verilog語言體系里面分兩類，分別采用wire類型變量和reg類型變量來完成。本講主要介紹第一類：wire類型變量型組合邏輯描述方法。在下一講里面，會(huì)介紹reg的情況。

提到wire類型變量型組合邏輯描述方法，一個(gè)不能會(huì)的關(guān)鍵詞就是“assign”。它用于對(duì)于wire類型變量的賦值。assign賦值的一般形式為：

assign [drive_strength] [delay] net_lvalue = expression;

其中：drive_strength為信號(hào)強(qiáng)度，delay為設(shè)定時(shí)延，net_lvalue 為wire型變量名，expression為表達(dá)式；方括號(hào)對(duì)“[ ]”表示可省略，而且這兩個(gè)內(nèi)容與電路邏輯設(shè)計(jì)無關(guān)，在此不詳細(xì)論述。

例1給出了一個(gè)直通模塊的完整代碼。這段代碼沒有實(shí)際意義，就是輸出時(shí)時(shí)刻刻等于輸入的功能。各位聽眾需要掌握的只是完整模塊代碼的格式。

【例1】直通模塊的完整代碼
/***********************************************
Module Name:   Bypass
Feature:       Input bypass to output
Coder:         Garfield
Organization:  XXXX Group, Department of Architecture
------------------------------------------------------
Input ports:   Input_Data, 8 bits
Output Ports:  Output_Data, 8 bits, equales Input_Data
------------------------------------------------------
History:
11-27-2015: First Version by Garfield
11-27_2015: Verified by Garfield with Bypass_test in ISE/Modelsim
***********************************************/

module Bypass
  (
    input[7:0] Input_Data,
    output wire[7:0] Output_Data
  );

//Definition for Variables in the module
//None for this module

//Logical
assign Output_Data =  Input_Data;

endmodule

說明一下，因?yàn)檫@個(gè)模塊實(shí)際上不具有邏輯功能，所以一般綜合軟件都會(huì)在給出警告（Warning）后，，把這個(gè)模塊優(yōu)化掉。