可編程邏輯核版圖自動(dòng)生成方法研究
發(fā)布時(shí)間:2023-04-05 01:23
將可編程電路做為一個(gè)IP核嵌入到SOC系統(tǒng)中對(duì)于降低SOC產(chǎn)品的開(kāi)發(fā)風(fēng)險(xiǎn),增強(qiáng)其市場(chǎng)適應(yīng)能力以及延長(zhǎng)產(chǎn)品生命周期等方面都有益處。帶有可編程核的SOC稱(chēng)為SOPC。通常可編程核是以版圖的方式嵌入SOPC設(shè)計(jì),這就要求所嵌入的可編程核要完全符合SOPC的設(shè)計(jì)要求。根據(jù)SOPC的具體要求自動(dòng)生成可編程核版圖可以大大降低SOPC芯片的開(kāi)發(fā)難度,縮短開(kāi)發(fā)周期。 本文的研究課題是一個(gè)從結(jié)構(gòu)級(jí)描述到版圖的可編程核自動(dòng)生成器。所生成的可編程核包括由4輸入LUT組成的邏輯單元陣列以及全連通的連接盒和基于Universal結(jié)構(gòu)的開(kāi)關(guān)盒,并且可以具有非均勻布線結(jié)構(gòu)。所生成的可編程核版圖可以具有不同的寬長(zhǎng)比。這個(gè)自動(dòng)生成器讀入一個(gè)結(jié)構(gòu)描述文件,并對(duì)結(jié)構(gòu)描述文件進(jìn)行綜合,得到可編程核的網(wǎng)表。之后對(duì)網(wǎng)表進(jìn)行布圖。布圖結(jié)果可以導(dǎo)入到商用EDA軟件中進(jìn)行自動(dòng)布線,從而最終得到一個(gè)完整可用的版圖。同時(shí),生成器也提供了將可編程核嵌入SOPC設(shè)計(jì)的接口。 本文的研究課題所涉及的主要內(nèi)容包括從可編程核結(jié)構(gòu)級(jí)描述到網(wǎng)表的邏輯綜合方法以及以可編程核重復(fù)單元為單位的布圖方法。其中邏輯綜合方法主要包括根據(jù)結(jié)構(gòu)描述中指...
【文章頁(yè)數(shù)】:105 頁(yè)
【學(xué)位級(jí)別】:博士
【文章目錄】:
第一章 可編程技術(shù)概論
1.1 可編程邏輯與FPGA
1.1.1 FPGA芯片的配置方式
1.2 可編程硬件結(jié)構(gòu)
1.2.1 邏輯單元
1.2.2 布線資源
1.3 設(shè)計(jì)流程
1.4 可編程片上系統(tǒng)(SOPC)
1.5 內(nèi)容概要
第二章 研究背景
2.1 Totem
2.2 Soft core
2.3 GILE
2.4 總結(jié)
第三章 均勻與非均勻布線結(jié)構(gòu)比較
3.1 可編程核的布線結(jié)構(gòu)
3.2 布線結(jié)構(gòu)模型
3.2.1 邏輯單元
3.2.2 均勻與非均勻布線結(jié)構(gòu)
3.3 開(kāi)關(guān)盒模型
3.4 連接盒模型
3.5 構(gòu)造非均勻布線資源
3.6 比較方法
3.7 實(shí)驗(yàn)結(jié)果
3.7.1 面積比較
3.7.2 延時(shí)比較
3.8 總結(jié)
第四章 帶障礙布圖算法
4.1 布圖算法簡(jiǎn)介
4.2 O-Tree簡(jiǎn)介
4.3 O-tree處理帶障礙布圖問(wèn)題
4.4 擾動(dòng)O-tree
4.5 實(shí)驗(yàn)結(jié)果
4.6 結(jié)論
第五章 可編程核版圖自動(dòng)生成方法
5.1 設(shè)計(jì)流程
5.2 邏輯綜合
5.2.1 生成邏輯單元
5.2.2 生成CB
5.2.3 生成SB
5.2.4 生成矩形SB
5.2.5 邏輯綜合小結(jié)
5.3 布圖
5.3.1 邊界障礙
5.3.2 布圖算法
5.3.3 分配編程點(diǎn)
5.4 與EDA工具的接口
5.5 可編程核結(jié)構(gòu)描述方法
第六章 可編程核設(shè)計(jì)實(shí)例
6.1 電路結(jié)構(gòu)
6.2 布圖及布線
6.3 編程電路的設(shè)計(jì)
第七章 總結(jié)與展望
7.1 工作總結(jié)
7.2 工作展望
參考文獻(xiàn)
致謝
本文編號(hào):3782440
【文章頁(yè)數(shù)】:105 頁(yè)
【學(xué)位級(jí)別】:博士
【文章目錄】:
第一章 可編程技術(shù)概論
1.1 可編程邏輯與FPGA
1.1.1 FPGA芯片的配置方式
1.2 可編程硬件結(jié)構(gòu)
1.2.1 邏輯單元
1.2.2 布線資源
1.3 設(shè)計(jì)流程
1.4 可編程片上系統(tǒng)(SOPC)
1.5 內(nèi)容概要
第二章 研究背景
2.1 Totem
2.2 Soft core
2.3 GILE
2.4 總結(jié)
第三章 均勻與非均勻布線結(jié)構(gòu)比較
3.1 可編程核的布線結(jié)構(gòu)
3.2 布線結(jié)構(gòu)模型
3.2.1 邏輯單元
3.2.2 均勻與非均勻布線結(jié)構(gòu)
3.3 開(kāi)關(guān)盒模型
3.4 連接盒模型
3.5 構(gòu)造非均勻布線資源
3.6 比較方法
3.7 實(shí)驗(yàn)結(jié)果
3.7.1 面積比較
3.7.2 延時(shí)比較
3.8 總結(jié)
第四章 帶障礙布圖算法
4.1 布圖算法簡(jiǎn)介
4.2 O-Tree簡(jiǎn)介
4.3 O-tree處理帶障礙布圖問(wèn)題
4.4 擾動(dòng)O-tree
4.5 實(shí)驗(yàn)結(jié)果
4.6 結(jié)論
第五章 可編程核版圖自動(dòng)生成方法
5.1 設(shè)計(jì)流程
5.2 邏輯綜合
5.2.1 生成邏輯單元
5.2.2 生成CB
5.2.3 生成SB
5.2.4 生成矩形SB
5.2.5 邏輯綜合小結(jié)
5.3 布圖
5.3.1 邊界障礙
5.3.2 布圖算法
5.3.3 分配編程點(diǎn)
5.4 與EDA工具的接口
5.5 可編程核結(jié)構(gòu)描述方法
第六章 可編程核設(shè)計(jì)實(shí)例
6.1 電路結(jié)構(gòu)
6.2 布圖及布線
6.3 編程電路的設(shè)計(jì)
第七章 總結(jié)與展望
7.1 工作總結(jié)
7.2 工作展望
參考文獻(xiàn)
致謝
本文編號(hào):3782440
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