乘法器作為CPU（中央處理器）和DSP（數(shù)字信號處理器）中的重要組成部分,其消耗的功耗在整個電路中占有較大的比重,因此對其進行低功耗設計有著重要的意義。乘法器大多由加法器陣列組成,數(shù)量多,硬件資源消耗大。由于芯片中指令長短和數(shù)據(jù)大小都存在差異,如果用18位的乘法器處理8位或者4位的數(shù)據(jù)時,就會造成能耗和硬件資源的浪費,因此,乘法器的可配置設計引起了研究者們的廣泛興趣。本課題以可配置乘法器為研究對象,以低功耗為研究目標,在傳統(tǒng)陣列乘法器的基礎上,用RM（Reed-Muller）邏輯的低功耗三輸入AND/XOR門搭建新的乘法器單元模塊,然后對乘法器進行可配置設計,加入功率門控技術對不同的可配置模塊進行電源分塊,并提出一種不同可配置模塊之間信號傳遞阻斷方法,構(gòu)造出了一種新的基于雙邏輯的可配置低功耗乘法器。本文根據(jù)課題的內(nèi)容可以分為下面幾個部分:1、研究與分析了乘法器不同結(jié)構(gòu)的優(yōu)缺點,比較各類乘法器實現(xiàn)算法的實現(xiàn)難易,及各類乘法器應用的場景介紹,確立了本文使用的乘法器結(jié)構(gòu):采用Baugh-Wolley算法,使用零類加法器,陣列式乘法器結(jié)構(gòu),該乘法器結(jié)構(gòu)具有應用廣泛、結(jié)構(gòu)簡單、易于實現(xiàn)的特點。2... 

【文章頁數(shù)】：56 頁

【學位級別】：碩士

【文章目錄】：
摘要
abstract
引言
1 緒論
    1.1 研究背景及意義
    1.2 國內(nèi)外發(fā)展現(xiàn)狀
    1.3 論文內(nèi)容與結(jié)構(gòu)
2 功耗的來源以及功耗的減小技術
    2.1 CMOS電路的功耗來源
        2.1.1 靜態(tài)功耗
        2.1.2 動態(tài)功耗
    2.2 功耗減小技術
    2.3 本章小結(jié)
3 乘法器簡介
    3.1 乘法器實現(xiàn)原理
    3.2 乘法器結(jié)構(gòu)分類
    3.3 乘法器算法選擇
    3.4 本章小結(jié)
4 可配置乘法器設計
    4.1 少位數(shù)乘法器為基礎的可配置方法
    4.2 多位數(shù)乘法器為基礎的可配置設計
    4.3 可配置乘法器結(jié)果分析與比較
    4.4 本章小結(jié)
5 基于信號阻斷的低功耗可配置乘法器設計
    5.1 乘法器內(nèi)部信號傳遞分析
    5.2 功率門控技術
    5.3 信號阻斷電路
    5.4 仿真結(jié)果與分析
        5.4.1 8×8 可配置低功耗乘法器仿真結(jié)果
        5.4.2 18×18 可配置低功耗乘法器仿真結(jié)果
    5.5 本章小結(jié)
6 雙邏輯乘法器設計
    6.1 傳統(tǒng)乘法器子模塊
    6.2 雙邏輯乘法器子模塊設計
    6.3 乘法器子模塊仿真結(jié)果
    6.4 雙邏輯乘法器仿真結(jié)果分析與比較
    6.5 本章小結(jié)
7 總結(jié)
參考文獻
在學研究成果
致謝



本文編號：3696240