發(fā)布時(shí)間：2021-11-06 06:35

　　現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）目前廣泛應(yīng)用于各領(lǐng)域的數(shù)字電路系統(tǒng)中。其實(shí)現(xiàn)方式與設(shè)計(jì)流程在帶來(lái)高度靈活的可配置性的同時(shí)，也使得目前相對(duì)成熟的固定型數(shù)字電路測(cè)試方法不能很好地解決FPGA芯片的測(cè)試問(wèn)題。SRAM型FPGA芯片中采用可配置的SRAM，以查找表（LUT）的形式實(shí)現(xiàn)基本的組合邏輯功能，其中潛在故障的產(chǎn)生原因和表現(xiàn)方式都與傳統(tǒng)邏輯門(mén)電路有所差異，本文即以此為出發(fā)點(diǎn)展開(kāi)相關(guān)研究。在目前的應(yīng)用無(wú)關(guān)的FPGA內(nèi)建自測(cè)試（BIST）方法中，部分片內(nèi)資源被用來(lái)實(shí)現(xiàn)測(cè)試輔助電路，通常單次測(cè)試配置下只考慮待測(cè)電路部分的故障檢測(cè)問(wèn)題，必須多組重復(fù)配置才能覆蓋所有片內(nèi)資源。本文以LUT自測(cè)試鏈方法為基礎(chǔ)，在相同的測(cè)試開(kāi)銷(xiāo)下，提高測(cè)試方法對(duì)所有涉及片內(nèi)資源的故障覆蓋率，從而提高測(cè)試效率。在面向應(yīng)用的FPGA測(cè)試問(wèn)題上，F(xiàn)PGA應(yīng)用電路的實(shí)現(xiàn)方式和故障模型使之無(wú)法直接應(yīng)用傳統(tǒng)的測(cè)試生成算法。本文以充分體現(xiàn)了LUT單元與邏輯門(mén)之間差異性的組合電路為研究對(duì)象，在經(jīng)典測(cè)試向量生成FAN算法的框架下，針對(duì)LUT單元的結(jié)構(gòu)特點(diǎn)進(jìn)行算法擴(kuò)展，使之能夠應(yīng)用于基于FPGA實(shí)現(xiàn)的組合電路。在測(cè)試向量生成算法的基礎(chǔ)上，通過(guò)... 

【文章來(lái)源】：清華大學(xué)北京市 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：86 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

典型LE單元的結(jié)構(gòu)示意圖

圖 1.2 顯示了兩種典型的 FPGA 片內(nèi)布線資源結(jié)構(gòu)模型。圖 1.2 典型的布線資源結(jié)構(gòu)示意圖1.2.2 應(yīng)用電路設(shè)計(jì)流程目前的 SRAM 型 FPGA 電路應(yīng)用電路設(shè)計(jì)中，采用通用的流程將給定的不同電路描述編譯為 FPGA 配置文件。編譯算法的實(shí)現(xiàn)方式只與芯片類(lèi)型有關(guān)，而不與具體的電路功能有關(guān)。設(shè)計(jì)流程主要包括邏輯綜合（Synthesis）、裝箱（Packing）、布局（Placement）、布線（Routing）和生成配置文件等階段[15]。在邏輯綜合階段，電路描述被轉(zhuǎn)化為以 LUT 和 DFF 為基本單元構(gòu)成的電路網(wǎng)表。在此過(guò)程中，電路功能描述首先被通過(guò)邏輯分析轉(zhuǎn)化為標(biāo)準(zhǔn)邏輯門(mén)電路網(wǎng)表，然后對(duì)其進(jìn)行工藝無(wú)關(guān)的邏輯優(yōu)化（technology independent optimization），最后通過(guò)工藝相關(guān)的映射（technology mapping）得到基于 LUT 和 DFF 的電路網(wǎng)表。通常在邏輯綜合過(guò)程中會(huì)對(duì)電路深度、電路占用的邏輯單元數(shù)等方面進(jìn)行優(yōu)化。在裝箱階段，由 LUT 和 DFF 構(gòu)成的電路網(wǎng)表被整合成更大的邏輯模塊，即以CLB（LAB）為基本單元構(gòu)成的電路網(wǎng)表。布局算法將電路網(wǎng)表中的每一個(gè) CLB模塊都與芯片 CLB 陣列中的某一個(gè)模塊相關(guān)聯(lián)

方法在很多情況下既昂貴又無(wú)法滿(mǎn)足測(cè)試需求。因此，考配置的特點(diǎn)，有研究者提出了采用內(nèi)建自測(cè)試（Built-In Self 障測(cè)試的方法。在基于 BIST 的故障測(cè)試方法中，被測(cè) FPG被用作構(gòu)建測(cè)試向量生成模塊（Test Pattern Generator，TP（Output ResponseAnalyzer，ORA）或其他輔助測(cè)試的模塊it Under Test，CUT）部分進(jìn)行測(cè)試。常見(jiàn)的 BIST 結(jié)構(gòu)包括ST 區(qū)域[29-32]。圖 1.3 一種 FPGA 測(cè)試鏈結(jié)構(gòu)[27]

【參考文獻(xiàn)】：
期刊論文
[1]可編程邏輯器件的歷程與發(fā)展[J]. 潘銳捷,陳彪,劉西安.  電子與封裝. 2008(08)



本文編號(hào)：3479357