現(xiàn)場可編程門陣列（FPGA）目前廣泛應用于各領(lǐng)域的數(shù)字電路系統(tǒng)中。其實現(xiàn)方式與設計流程在帶來高度靈活的可配置性的同時，也使得目前相對成熟的固定型數(shù)字電路測試方法不能很好地解決FPGA芯片的測試問題。SRAM型FPGA芯片中采用可配置的SRAM，以查找表（LUT）的形式實現(xiàn)基本的組合邏輯功能，其中潛在故障的產(chǎn)生原因和表現(xiàn)方式都與傳統(tǒng)邏輯門電路有所差異，本文即以此為出發(fā)點展開相關(guān)研究。在目前的應用無關(guān)的FPGA內(nèi)建自測試（BIST）方法中，部分片內(nèi)資源被用來實現(xiàn)測試輔助電路，通常單次測試配置下只考慮待測電路部分的故障檢測問題，必須多組重復配置才能覆蓋所有片內(nèi)資源。本文以LUT自測試鏈方法為基礎，在相同的測試開銷下，提高測試方法對所有涉及片內(nèi)資源的故障覆蓋率，從而提高測試效率。在面向應用的FPGA測試問題上，F(xiàn)PGA應用電路的實現(xiàn)方式和故障模型使之無法直接應用傳統(tǒng)的測試生成算法。本文以充分體現(xiàn)了LUT單元與邏輯門之間差異性的組合電路為研究對象，在經(jīng)典測試向量生成FAN算法的框架下，針對LUT單元的結(jié)構(gòu)特點進行算法擴展，使之能夠應用于基于FPGA實現(xiàn)的組合電路。在測試向量生成算法的基礎上，通過... 

【文章來源】：清華大學北京市 211工程院校 985工程院校 教育部直屬院校

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【學位級別】：碩士

【部分圖文】：

典型LE單元的結(jié)構(gòu)示意圖

圖 1.2 顯示了兩種典型的 FPGA 片內(nèi)布線資源結(jié)構(gòu)模型。圖 1.2 典型的布線資源結(jié)構(gòu)示意圖1.2.2 應用電路設計流程目前的 SRAM 型 FPGA 電路應用電路設計中，采用通用的流程將給定的不同電路描述編譯為 FPGA 配置文件。編譯算法的實現(xiàn)方式只與芯片類型有關(guān)，而不與具體的電路功能有關(guān)。設計流程主要包括邏輯綜合（Synthesis）、裝箱（Packing）、布局（Placement）、布線（Routing）和生成配置文件等階段[15]。在邏輯綜合階段，電路描述被轉(zhuǎn)化為以 LUT 和 DFF 為基本單元構(gòu)成的電路網(wǎng)表。在此過程中，電路功能描述首先被通過邏輯分析轉(zhuǎn)化為標準邏輯門電路網(wǎng)表，然后對其進行工藝無關(guān)的邏輯優(yōu)化（technology independent optimization），最后通過工藝相關(guān)的映射（technology mapping）得到基于 LUT 和 DFF 的電路網(wǎng)表。通常在邏輯綜合過程中會對電路深度、電路占用的邏輯單元數(shù)等方面進行優(yōu)化。在裝箱階段，由 LUT 和 DFF 構(gòu)成的電路網(wǎng)表被整合成更大的邏輯模塊，即以CLB（LAB）為基本單元構(gòu)成的電路網(wǎng)表。布局算法將電路網(wǎng)表中的每一個 CLB模塊都與芯片 CLB 陣列中的某一個模塊相關(guān)聯(lián)

方法在很多情況下既昂貴又無法滿足測試需求。因此，考配置的特點，有研究者提出了采用內(nèi)建自測試（Built-In Self 障測試的方法。在基于 BIST 的故障測試方法中，被測 FPG被用作構(gòu)建測試向量生成模塊（Test Pattern Generator，TP（Output ResponseAnalyzer，ORA）或其他輔助測試的模塊it Under Test，CUT）部分進行測試。常見的 BIST 結(jié)構(gòu)包括ST 區(qū)域[29-32]。圖 1.3 一種 FPGA 測試鏈結(jié)構(gòu)[27]

【參考文獻】：
期刊論文
[1]可編程邏輯器件的歷程與發(fā)展[J]. 潘銳捷,陳彪,劉西安.  電子與封裝. 2008(08)



本文編號：3479357