RISC技術(shù)是上世紀(jì)80年代發(fā)展起來的處理器設(shè)計(jì)新技術(shù)，它的產(chǎn)生對整個(gè)計(jì)算機(jī)界產(chǎn)生了巨大的影響。目前有RISC和CISC兩大主流技術(shù)，而現(xiàn)今使用RISC技術(shù)的越來越多，其中一個(gè)特點(diǎn)就是指令簡單，容易譯碼，使用流水線技術(shù)使得其性能提高很多。MIPS就是RISC的一個(gè)很好的版本，它十分適合流水線技術(shù)的運(yùn)用。本文對MIPS構(gòu)架進(jìn)行介紹，詳細(xì)地討論了寄存器堆、指令集、Cache的設(shè)計(jì)、存儲(chǔ)單元管理的結(jié)構(gòu)和性能，中斷/異常的處理。提出解決流水線中結(jié)構(gòu)相關(guān)、數(shù)據(jù)相關(guān)和控制相關(guān)問題的有效方法，增加硬件資源來解決流水線中的結(jié)構(gòu)相關(guān)問題，用數(shù)據(jù)前推法解決了流水線中的數(shù)據(jù)相關(guān)問題，用后退法和動(dòng)態(tài)分支預(yù)取技術(shù)（BTB）解決了流水線中的控制相關(guān)問題，這些方法都能有效地提高流水線的性能。將流水線設(shè)計(jì)為五級(jí)，合理安排流水線中每級(jí)的任務(wù)，并對流水線中每個(gè)執(zhí)行階段的設(shè)計(jì)給出了詳細(xì)的說明和討論。使用硬件描述語言Verilog HDL設(shè)計(jì)出五級(jí)的流水線，并且通過綜合，功能仿真和時(shí)序仿真。結(jié)果表明設(shè)計(jì)的五級(jí)流水線的功能正確，使得流水線每一周期執(zhí)行的指令數(shù)接近于1，其性能也得到提高。 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：72 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

MIPS系統(tǒng)結(jié)構(gòu)圖

MIPS32體系結(jié)構(gòu)中定義了如下幾種FPU寄存器 1．32個(gè)32-bit 的浮點(diǎn)寄存器(FPRs) 2．5個(gè)FPU控制寄存器用于識(shí)別和控制FPU 3．8個(gè)浮點(diǎn)條件代碼，它們是FCSR寄存器中的一部分。除了 CPU 通用寄存器，特殊寄存器外，系統(tǒng)控制協(xié)處理器（CP0）也有很多專用的寄存器用于存儲(chǔ)管理系統(tǒng)和例外情況處理等方面。 2.1.3 指令集每一條 MIPS 指令是一個(gè) 32 位字。MIPS 指令集中共包括三種格式的指令，分別是立即數(shù)類型（I 類型）指令，跳轉(zhuǎn)類型（J 類型）指令和寄存器類型（R 類型）指令。指令集的這種設(shè)計(jì)方法簡化了指令譯碼，一些復(fù)雜的很多使用的操作和尋址方式可以通過編譯器利用一組簡單指令來合成。MIPS 的指令格式如圖 2.3，表 2.4 是對指令域的說明。[7]

圖 2.7 MIPS 虛擬地址空間2.2 小結(jié)本章介紹了 MIPS 體系架構(gòu)，其中包括 MIPS 寄存的 Cache 設(shè)計(jì)、協(xié)處理器（CP0）、中斷/異常和存儲(chǔ)管體系構(gòu)架的關(guān)鍵。流水線是一個(gè) CPU 的核心部分，正地提高了 CPU 的性能，它和 MIPS 體系構(gòu)架的這些CPU，對 MIPS 體系構(gòu)架的了解是設(shè)計(jì)出流水線十分


本文編號(hào)：3107015