本文關(guān)鍵詞：基于AES算法的抗功耗分析密碼芯片的優(yōu)化設(shè)計(jì)研究

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【摘要】：隨著計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)的飛速發(fā)展,信息技術(shù)的安全問題越來越受到人們的重視,針對密碼芯片的攻擊以及防御的研究已經(jīng)成為當(dāng)前信息安全的熱點(diǎn)研究方向,尤其以功耗攻擊為主要手段的旁路攻擊技術(shù)對密碼芯片構(gòu)成了嚴(yán)重威脅。AES加密算法是密碼芯片的首選加密標(biāo)準(zhǔn),為了適用于資源受限的應(yīng)用場合,為密碼芯片設(shè)計(jì)一種低成本、抗功耗攻擊的AES加密解密電路具有重要意義。論文的主要工作是在普通AES加密和解密電路的基礎(chǔ)上,基于隨機(jī)掩碼技術(shù),研究抗功耗攻擊的S-盒、輪變換和加解密電路的小面積設(shè)計(jì)方法,并設(shè)計(jì)實(shí)現(xiàn)低成本的全掩碼AES加解密電路。論文首先基于功耗分析的原理,設(shè)計(jì)實(shí)現(xiàn)了一款差分功耗攻擊平臺(tái),成功對普通AES加密電路進(jìn)行了有效攻擊,為全掩碼AES加解密電路的硬件實(shí)現(xiàn)提供了驗(yàn)證基礎(chǔ)。其次,針對復(fù)合域掩碼S-盒,通過直接實(shí)現(xiàn)GF(24)域掩碼運(yùn)算的方式,在新的不可約多項(xiàng)式下,研究了不同的基、系數(shù)和根對電路的性能影響,并提出了一種基于延時(shí)感知的掩碼S-盒的優(yōu)化設(shè)計(jì)方法,對電路的面積和延時(shí)進(jìn)行優(yōu)化。針對現(xiàn)有的全掩碼輪變換電路硬件資源需求大的問題,通過將加密和解密過程中的掩碼字節(jié)替換和掩碼列混淆運(yùn)算分別進(jìn)行合理復(fù)用,提出了一種小面積的加解密全掩碼輪變換電路結(jié)構(gòu)。最后,基于復(fù)用結(jié)構(gòu)的全掩碼輪變換電路和掩碼密鑰擴(kuò)展運(yùn)算,設(shè)計(jì)了一種結(jié)構(gòu)緊湊的小面積全掩碼AES加解密電路�；赟ynopsys DC綜合工具和SMIC 0.18μm工藝庫,對設(shè)計(jì)并優(yōu)化的全掩碼AES加解密復(fù)用電路進(jìn)行了綜合,在10MHz的工作頻率下,電路的面積為406742.22μm2,比優(yōu)化前減少了27.3%�；谡撐闹性O(shè)計(jì)的差分功耗攻擊平臺(tái),分別以初始輪密鑰加運(yùn)算的輸出和首輪S-盒的輸出為攻擊目標(biāo),進(jìn)行DPA攻擊實(shí)驗(yàn),無法成功獲取密鑰。實(shí)驗(yàn)結(jié)果表明,論文所設(shè)計(jì)的全掩碼AES加解密復(fù)用電路在保證抗DPA性能的前提下,減少了對硬件資源的需求,對解決安全密碼芯片設(shè)計(jì)中空間資源約束的問題具有重要意義。
【關(guān)鍵詞】：AES算法 掩碼 功耗攻擊 DPA 面積優(yōu)化
【學(xué)位授予單位】：南京航空航天大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN918.4
【目錄】：

• 摘要4-5
• ABSTRACT5-12
• 縮略詞12-13
• 第一章 緒論13-23
• 1.1 研究背景13-15
• 1.2 全掩碼AES電路的硬件實(shí)現(xiàn)的研究現(xiàn)狀分析15-21
• 1.2.1 AES算法的硬件實(shí)現(xiàn)16-19
• 1.2.2 掩碼S-盒19-20
• 1.2.3 全掩碼輪變換20
• 1.2.4 全掩碼AES加解密電路20-21
• 1.3 本文主要研究內(nèi)容21
• 1.4 論文結(jié)構(gòu)安排21-23
• 第二章 功耗攻擊原理及功耗攻擊平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)23-40
• 2.1 功耗攻擊的原理23-27
• 2.1.1 功耗攻擊的物理基礎(chǔ)23-24
• 2.1.2 簡單功耗攻擊SPA24-25
• 2.1.3 差分功耗攻擊DPA25-27
• 2.1.4 高階差分功耗攻擊HODPA27
• 2.2 功耗攻擊平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)27-39
• 2.2.1 功耗攻擊平臺(tái)的結(jié)構(gòu)設(shè)計(jì)28-33
• 2.2.2 功耗攻擊平臺(tái)的實(shí)現(xiàn)33-39
• 2.3 本章小結(jié)39-40
• 第三章 高性能掩碼S-盒的研究與設(shè)計(jì)40-66
• 3.1 S-盒的掩碼技術(shù)40-42
• 3.1.1 布爾掩碼技術(shù)40-41
• 3.1.2 乘法掩碼技術(shù)41
• 3.1.3 復(fù)合域掩碼技術(shù)41-42
• 3.2 基于復(fù)合域運(yùn)算的掩碼S-盒設(shè)計(jì)與實(shí)現(xiàn)42-61
• 3.2.1 復(fù)合域掩碼S-盒的結(jié)構(gòu)設(shè)計(jì)42-44
• 3.2.2 基于復(fù)合域的掩碼求逆電路的設(shè)計(jì)44-50
• 3.2.3 基于復(fù)合域的掩碼映射矩陣電路的設(shè)計(jì)50-52
• 3.2.4 掩碼S-盒的面積優(yōu)化52-61
• 3.3 綜合結(jié)果61-63
• 3.4 安全性分析63-65
• 3.4.1 安全性的理論分析63-64
• 3.4.2 實(shí)驗(yàn)與驗(yàn)證64-65
• 3.5 本章小結(jié)65-66
• 第四章 高性能全掩碼輪變換的設(shè)計(jì)與實(shí)現(xiàn)66-80
• 4.1 總體設(shè)計(jì)方案66-67
• 4.2 分模塊設(shè)計(jì)67-74
• 4.2.1 掩碼字節(jié)替換復(fù)用結(jié)構(gòu)設(shè)計(jì)68
• 4.2.2 掩碼行移位結(jié)構(gòu)設(shè)計(jì)68-69
• 4.2.3 掩碼列混淆復(fù)用結(jié)構(gòu)設(shè)計(jì)69-73
• 4.2.4 加解密復(fù)用的全掩碼輪變換頂層模塊結(jié)構(gòu)設(shè)計(jì)73-74
• 4.3 功能驗(yàn)證與綜合結(jié)果74-77
• 4.3.1 功能驗(yàn)證74-76
• 4.3.2 綜合結(jié)果76-77
• 4.4 安全性分析77-79
• 4.4.1 安全性的理論分析77-78
• 4.4.2 實(shí)驗(yàn)與驗(yàn)證78-79
• 4.5 本章小結(jié)79-80
• 第五章 高性能全掩碼AES加解密電路的設(shè)計(jì)與實(shí)現(xiàn)80-95
• 5.1 總體設(shè)計(jì)方案80
• 5.2 分模塊設(shè)計(jì)80-88
• 5.2.1 全掩碼輪變換復(fù)用結(jié)構(gòu)設(shè)計(jì)81
• 5.2.2 掩碼密鑰擴(kuò)展復(fù)用結(jié)構(gòu)設(shè)計(jì)81-85
• 5.2.3 全掩碼AES加解密電路的輔助模塊設(shè)計(jì)85-87
• 5.2.4 全掩碼AES加解密電路的控制器設(shè)計(jì)87-88
• 5.3 功能驗(yàn)證與綜合結(jié)果88-91
• 5.3.1 功能驗(yàn)證88-90
• 5.3.2 綜合結(jié)果90-91
• 5.4 安全性分析91-94
• 5.4.1 安全性的理論分析91-92
• 5.4.2 實(shí)驗(yàn)與驗(yàn)證92-94
• 5.5 本章小結(jié)94-95
• 第六章 總結(jié)與展望95-96
• 參考文獻(xiàn)96-101
• 致謝101-102
• 在學(xué)期間的研究成果及發(fā)表的學(xué)術(shù)論文102-103
• 附錄A GF(24)域的運(yùn)算公式103-104
• 附錄B GF(24)域的掩碼運(yùn)算公式104-106
• 附錄C 采用DACSE算法對掩碼運(yùn)算進(jìn)行優(yōu)化106-109

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本文編號：972114