本文關(guān)鍵詞：基于Cadence的接收機信號完整性設(shè)計

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【摘要】：高速數(shù)字電路中的信號完整性問題本質(zhì)上是一個復(fù)雜的電磁場問題,人工計算難以對其進行定量分析。Cadence相比于其它EDA工具,可針對高速數(shù)字電路設(shè)計的不同階段進行仿真,并根據(jù)仿真結(jié)果對PCB設(shè)計進行條件約束。本文依據(jù)仿真結(jié)果,通過調(diào)整層疊結(jié)構(gòu)、優(yōu)化匹配電阻、約束線間距及耦合長度等措施,提高PCB信號質(zhì)量。電路PCB布線完成后,對關(guān)鍵信號進行仿真,驗證布局、布線的可靠性。
【作者單位】： 中國電子科技集團公司第三十六研究所;
【關(guān)鍵詞】： 仿真 阻抗匹配 反射 串?dāng)_
【分類號】：TN957.5
【正文快照】： 引言1仿真預(yù)處理雷達(dá)接收機信號處理模塊,通過四片高速ADC1.1特征阻抗(模擬/數(shù)字轉(zhuǎn)換芯片)將雷達(dá)信號轉(zhuǎn)換成數(shù)字信信號處理模塊對邏輯電平的時序有嚴(yán)格要號,數(shù)據(jù)經(jīng)FPGA緩存、預(yù)處理后,由DSP數(shù)據(jù)進行求,在設(shè)計時應(yīng)考慮信號線上電壓和電流的瞬時解析,系統(tǒng)硬件框架如圖1所示。關(guān)

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