本文關(guān)鍵詞：基于素?cái)?shù)域的橢圓曲線密碼的VLSI設(shè)計(jì)方法研究

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【摘要】：點(diǎn)乘運(yùn)算是橢圓曲線公鑰密碼體系中的核心運(yùn)算,本文針對(duì)素?cái)?shù)域上橢圓曲線點(diǎn)乘運(yùn)算展開討論和研究,主要工作有:對(duì)某文獻(xiàn)中提出的一種模乘算法進(jìn)行優(yōu)化,改進(jìn)之后的算法與原算法相比,每次循環(huán)運(yùn)算中共減少了兩次比較、兩次減法以及一次移位操作,并以此改進(jìn)算法為基礎(chǔ),根據(jù)電路中加減法器設(shè)計(jì)的不同給出了素?cái)?shù)域上256位模乘器的多種實(shí)現(xiàn)方案。以一種改進(jìn)后的擴(kuò)展的歐幾里得算法為基礎(chǔ),設(shè)計(jì)模逆電路的硬件結(jié)構(gòu),將原有的復(fù)雜的取模運(yùn)算轉(zhuǎn)換為加、減以及移位運(yùn)算進(jìn)行實(shí)現(xiàn),在設(shè)計(jì)中直接使用減法運(yùn)算代替先比較后相減的操作。該電路也可以實(shí)現(xiàn)模除運(yùn)算。根據(jù)點(diǎn)乘運(yùn)算的三級(jí)運(yùn)算結(jié)構(gòu),將點(diǎn)乘電路分為三級(jí)模塊,點(diǎn)乘頂層模塊、點(diǎn)加倍點(diǎn)模塊以及素?cái)?shù)域算術(shù)運(yùn)算模塊。本設(shè)計(jì)以改進(jìn)后的二進(jìn)制方法為實(shí)現(xiàn)算法,進(jìn)行點(diǎn)乘頂層模塊的電路設(shè)計(jì)。本設(shè)計(jì)的開發(fā)平臺(tái)是Xilinx公司生產(chǎn)的VirtexII PRO XC2VP30芯片,使用的EDA工具為ISE 9.1。測(cè)試結(jié)果表明,當(dāng)數(shù)據(jù)位長達(dá)到256位時(shí),點(diǎn)乘電路的最高頻率可以達(dá)到71.426MHz,功耗達(dá)到685mW,本設(shè)計(jì)使用了13940個(gè)Slices和5433個(gè)Flip Flops。由評(píng)估報(bào)告可以看出本設(shè)計(jì)在功耗、速率和資源占用情況上均有很大的優(yōu)勢(shì)。
【關(guān)鍵詞】：信息安全 橢圓曲線 點(diǎn)乘 素?cái)?shù)域 FPGA
【學(xué)位授予單位】：青島科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN918.2
【目錄】：

• 摘要3-4
• ABSTRACT4-7
• 1 緒論7-16
• 1.1 課題的研究背景和意義7-8
• 1.2 公鑰密碼學(xué)概述8-11
• 1.3 ECC的研究現(xiàn)狀11-14
• 1.4 本文所做的工作以及章節(jié)安排14-16
• 2 橢圓曲線的理論基礎(chǔ)16-27
• 2.1 橢圓曲線的數(shù)學(xué)理論基礎(chǔ)16-18
• 2.1.1 群的概念16-17
• 2.1.2 環(huán)的概念17
• 2.1.3 域的概念17-18
• 2.2 橢圓曲線概述及橢圓曲線上點(diǎn)的運(yùn)算規(guī)則18-21
• 2.2.1 橢圓曲線概述18
• 2.2.2 橢圓曲線上的點(diǎn)加運(yùn)算18-21
• 2.2.2.1 素?cái)?shù)域上橢圓曲線點(diǎn)的運(yùn)算19-20
• 2.2.2.2 二進(jìn)制域上的橢圓曲線及其運(yùn)算20-21
• 2.2.3 橢圓曲線上的點(diǎn)乘運(yùn)算21
• 2.3 橢圓曲線離散對(duì)數(shù)問題21-23
• 2.4 協(xié)議層應(yīng)用23-26
• 2.4.1 橢圓曲線數(shù)字簽名ECDSA23-24
• 2.4.2 橢圓曲線數(shù)據(jù)加密體制24-25
• 2.4.3 橢圓曲線密鑰交換體制25-26
• 2.5 本章小結(jié)26-27
• 3 素?cái)?shù)域算術(shù)運(yùn)算研究27-43
• 3.1 有限域的基本運(yùn)算理論27-29
• 3.1.1 素?cái)?shù)域27-28
• 3.1.2 二進(jìn)制域28-29
• 3.2 素?cái)?shù)域上的基本運(yùn)算研究29-42
• 3.2.1 素?cái)?shù)域模加運(yùn)算29-30
• 3.2.2 素?cái)?shù)域模減運(yùn)算30
• 3.2.3 素?cái)?shù)域模乘運(yùn)算30-37
• 3.2.3.1 幾種經(jīng)典的模乘算法30-33
• 3.2.3.2 素?cái)?shù)域模乘算法的優(yōu)化33-36
• 3.2.3.3 約減算法36-37
• 3.2.3.4 整數(shù)平方37
• 3.2.4 素?cái)?shù)域求逆運(yùn)算37-42
• 3.2.4.1 擴(kuò)展的整數(shù)Euclidean算法38-42
• 3.2.4.2 Montgomery求逆算法42
• 3.3 本章小結(jié)42-43
• 4 點(diǎn)乘運(yùn)算研究及其電路結(jié)構(gòu)設(shè)計(jì)43-62
• 4.1 ECC中的點(diǎn)加和倍點(diǎn)運(yùn)算43
• 4.2 ECC中的點(diǎn)乘算法簡介43-47
• 4.2.1 二進(jìn)制方法44-45
• 4.2.2 非相鄰型NAF方法45-47
• 4.3 電路性能的影響因素47-48
• 4.4 點(diǎn)乘系統(tǒng)的三級(jí)電路結(jié)構(gòu)48-50
• 4.5 點(diǎn)乘模塊的電路結(jié)構(gòu)50-51
• 4.6 點(diǎn)加和倍點(diǎn)模塊的電路結(jié)構(gòu)51-53
• 4.7 素?cái)?shù)域算術(shù)運(yùn)算模塊的電路結(jié)構(gòu)53-61
• 4.7.1 模乘運(yùn)算電路設(shè)計(jì)54-58
• 4.7.1.1 模乘運(yùn)算模塊整體框圖54
• 4.7.1.2 外部信號(hào)說明54-55
• 4.7.1.3 體系結(jié)構(gòu)設(shè)計(jì)55-57
• 4.7.1.4 狀態(tài)機(jī)的實(shí)現(xiàn)57-58
• 4.7.2 模逆運(yùn)算的電路結(jié)構(gòu)58-61
• 4.7.2.1 模逆運(yùn)算模塊整體框圖58-59
• 4.7.2.2 外部信號(hào)說明59
• 4.7.2.3 體系結(jié)構(gòu)設(shè)計(jì)59-60
• 4.7.2.4 模逆狀態(tài)機(jī)的實(shí)現(xiàn)60-61
• 4.8 本章小結(jié)61-62
• 5 Verilog RTL模型的建立與FPGA實(shí)現(xiàn)62-71
• 5.1 Verilog模型的建立與功能仿真62-66
• 5.1.1 點(diǎn)乘系統(tǒng)各模塊的verilog模型建立62-63
• 5.1.2 素?cái)?shù)域運(yùn)算模塊功能仿真結(jié)果63-65
• 5.1.3 頂層模塊功能仿真結(jié)果65-66
• 5.2 FPGA實(shí)現(xiàn)與驗(yàn)證66-68
• 5.2.1 本設(shè)計(jì)的FPGA測(cè)試系統(tǒng)66-67
• 5.2.2 FPGA電路測(cè)試結(jié)果67-68
• 5.3 電路測(cè)試結(jié)果分析與比較68-70
• 5.4 本章小結(jié)70-71
• 結(jié)論71-73
• 參考文獻(xiàn)73-78
• 致謝78-79
• 攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文目錄79-81
• 符號(hào)說明81-83
• 附錄83-91

【參考文獻(xiàn)】

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本文編號(hào)：852643