本文關(guān)鍵詞：串行RapidIO物理層數(shù)字系統(tǒng)設(shè)計(jì)

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【摘要】：隨著通信和網(wǎng)絡(luò)技術(shù)的高速發(fā)展,嵌入式處理技術(shù)的更新備受矚目,這也推動(dòng)了高性能嵌入式系統(tǒng)的高速互連技術(shù)的發(fā)展革新。為了適應(yīng)嵌入式系統(tǒng)的發(fā)展需要,業(yè)界領(lǐng)先的半導(dǎo)體和系統(tǒng)制造商Motorola和Mercury共同研發(fā)了RapidIO高速互連標(biāo)準(zhǔn),這種互聯(lián)標(biāo)準(zhǔn)可以實(shí)現(xiàn)任意拓?fù)浣Y(jié)構(gòu)和點(diǎn)對(duì)點(diǎn)操作,同時(shí)具有高效性和高可靠性,并且能夠?qū)崿F(xiàn)有效的鏈路級(jí)流量控制。RapidIO互聯(lián)標(biāo)準(zhǔn)作為唯一的嵌入式系統(tǒng)互連國(guó)際標(biāo)準(zhǔn),其基于數(shù)據(jù)包交換的高性能通信方式,有效地改善了嵌入式系統(tǒng)互聯(lián)的現(xiàn)狀。RapidIO物理層IP是RapidIO設(shè)計(jì)中最關(guān)鍵的部分。串行RapidIO協(xié)議的層次結(jié)構(gòu)包括邏輯層、傳輸層和物理層。論文首先介紹了RapidIO的層次結(jié)構(gòu)以及每一層的功能,然后通過(guò)對(duì)串行物理層的分析和研究,把串行物理層從上至下分為Buffer子層,串行協(xié)議子層(SPS),物理編碼子層(PCS)和物理媒介子層(PMA)。其中,Buffer子層,串行協(xié)議子層,物理編碼子層是物理層的數(shù)字控制系統(tǒng),本文詳細(xì)闡述了數(shù)字控制系統(tǒng)中的每個(gè)子層工作原理以及實(shí)現(xiàn)思路和方法,并對(duì)其中的關(guān)鍵模塊的原理和設(shè)計(jì)方案進(jìn)行了詳盡的說(shuō)明。本文通過(guò)Verilog硬件描述語(yǔ)言對(duì)物理層數(shù)字控制系統(tǒng)進(jìn)行編碼,并在其中嵌入了完善的內(nèi)建自測(cè)試系統(tǒng)以便于芯片測(cè)試。本文在實(shí)現(xiàn)RapidIO物理層數(shù)字控制系統(tǒng)的基礎(chǔ)上,對(duì)其中Buffer子層的結(jié)構(gòu)進(jìn)行了優(yōu)化,更好地利用了Buffer子層的空間,有效地提高了傳輸效率。本文在VCS仿真環(huán)境下,對(duì)RapidIO物理層IP進(jìn)行了模塊仿真,環(huán)路驗(yàn)證以及系統(tǒng)級(jí)驗(yàn)證。系統(tǒng)仿真和FPGA驗(yàn)證結(jié)果表明,本文的物理層設(shè)計(jì)中的發(fā)送通路、接收通路工作正常,錯(cuò)誤管理、工作狀態(tài)管理以及鏈路級(jí)流量控制功能正確。本文的設(shè)計(jì)內(nèi)容在華力40nm工藝下進(jìn)行了流片驗(yàn)證,測(cè)試結(jié)果表明,本文設(shè)計(jì)的RapidIO物理層串行傳輸速率可以達(dá)到5Gbps,功能和性能指標(biāo)都可以滿足RapidIO協(xié)議要求。
【關(guān)鍵詞】：RapidIO 高速接口 物理層 流量控制
【學(xué)位授予單位】：北京交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN915.04
【目錄】：

• 致謝5-6
• 摘要6-7
• ABSTRACT7-11
• 1 引言11-15
• 1.1 研究背景及意義11
• 1.2 RapidIO與其他高速接口的比較11-13
• 1.3 國(guó)內(nèi)外研究現(xiàn)狀13-14
• 1.3.1 國(guó)外研究現(xiàn)狀13
• 1.3.2 國(guó)內(nèi)研究現(xiàn)狀13-14
• 1.4 論文的主要工作以及章節(jié)安排14-15
• 2 串行RapidIO協(xié)議概述15-20
• 2.1 邏輯層15-17
• 2.2 傳輸層17
• 2.3 物理層17-19
• 2.4 本章小結(jié)19-20
• 3 串行RapidIO物理層數(shù)字系統(tǒng)設(shè)計(jì)20-48
• 3.1 Buffer子層20-24
• 3.1.1 發(fā)送Buffer設(shè)計(jì)21-22
• 3.1.2 接收Buffer設(shè)計(jì)22-24
• 3.2 串行協(xié)議子層24-34
• 3.2.1 數(shù)據(jù)包CRC16產(chǎn)生及校驗(yàn)24-28
• 3.2.2 AckID字符管理28
• 3.2.3 控制符號(hào)產(chǎn)生及解析28-31
• 3.2.4 控制符號(hào)CRC5產(chǎn)生及校驗(yàn)31-32
• 3.2.5 鏈路初始化狀態(tài)機(jī)32-33
• 3.2.6 錯(cuò)誤恢復(fù)狀態(tài)機(jī)33-34
• 3.2.7 重傳恢復(fù)狀態(tài)機(jī)34
• 3.3 物理編碼子層34-45
• 3.3.1 空閑序列產(chǎn)生器35-37
• 3.3.2 8B/10B編解碼37-38
• 3.3.3 Comma檢測(cè)38-39
• 3.3.4 重校時(shí)器39-42
• 3.3.5 端口初始化狀態(tài)機(jī)42-43
• 3.3.6 通道同步狀態(tài)機(jī)43-45
• 3.4 內(nèi)建自測(cè)試設(shè)計(jì)45-47
• 3.5 本章小結(jié)47-48
• 4 串行RapidIO物理層系統(tǒng)仿真及驗(yàn)證48-68
• 4.1 各模塊功能仿真48-57
• 4.1.1 空閑序列發(fā)生器仿真結(jié)果48-49
• 4.1.2 8B/10B編解碼仿真結(jié)果49-50
• 4.1.3 Comma檢測(cè)仿真結(jié)果50-51
• 4.1.4 重校時(shí)器51-52
• 4.1.5 端口初始化狀態(tài)機(jī)仿真結(jié)果52-53
• 4.1.6 通道同步狀態(tài)機(jī)仿真結(jié)果53-54
• 4.1.7 CRC16校驗(yàn)仿真結(jié)果54-55
• 4.1.8 CRC5校驗(yàn)仿真結(jié)果55
• 4.1.9 數(shù)據(jù)包重傳仿真結(jié)果55-56
• 4.1.10 串行協(xié)議子層發(fā)送端數(shù)據(jù)對(duì)齊仿真結(jié)果56
• 4.1.11 串行協(xié)議子層接收端數(shù)據(jù)對(duì)齊仿真結(jié)果56-57
• 4.2 內(nèi)建自測(cè)試環(huán)路驗(yàn)證57-62
• 4.2.1 物理媒介子層環(huán)路仿真結(jié)果57-58
• 4.2.2 物理編碼子層環(huán)路仿真結(jié)果58-59
• 4.2.3 串行協(xié)議子層環(huán)路仿真結(jié)果59-61
• 4.2.4 物理層整體仿真結(jié)果61-62
• 4.3 FPGA驗(yàn)證62-64
• 4.3.1 物理編碼子層FPGA驗(yàn)證結(jié)果62-63
• 4.3.2 串行協(xié)議子層FPGA驗(yàn)證結(jié)果63
• 4.3.3 物理層整體FPGA驗(yàn)證結(jié)果63-64
• 4.4 流片及測(cè)試結(jié)果64-67
• 4.4.1 版圖64-65
• 4.4.2 測(cè)試結(jié)果65-67
• 4.5 本章小結(jié)67-68
• 5 總結(jié)與展望68-70
• 參考文獻(xiàn)70-73
• 作者簡(jiǎn)歷及攻讀碩士學(xué)位期間取得的研究成果73-75
• 學(xué)位論文數(shù)據(jù)集75

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