本文關(guān)鍵詞：串行RapidIO物理層數(shù)字系統(tǒng)設計

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【摘要】：隨著通信和網(wǎng)絡技術(shù)的高速發(fā)展,嵌入式處理技術(shù)的更新備受矚目,這也推動了高性能嵌入式系統(tǒng)的高速互連技術(shù)的發(fā)展革新。為了適應嵌入式系統(tǒng)的發(fā)展需要,業(yè)界領先的半導體和系統(tǒng)制造商Motorola和Mercury共同研發(fā)了RapidIO高速互連標準,這種互聯(lián)標準可以實現(xiàn)任意拓撲結(jié)構(gòu)和點對點操作,同時具有高效性和高可靠性,并且能夠?qū)崿F(xiàn)有效的鏈路級流量控制。RapidIO互聯(lián)標準作為唯一的嵌入式系統(tǒng)互連國際標準,其基于數(shù)據(jù)包交換的高性能通信方式,有效地改善了嵌入式系統(tǒng)互聯(lián)的現(xiàn)狀。RapidIO物理層IP是RapidIO設計中最關(guān)鍵的部分。串行RapidIO協(xié)議的層次結(jié)構(gòu)包括邏輯層、傳輸層和物理層。論文首先介紹了RapidIO的層次結(jié)構(gòu)以及每一層的功能,然后通過對串行物理層的分析和研究,把串行物理層從上至下分為Buffer子層,串行協(xié)議子層(SPS),物理編碼子層(PCS)和物理媒介子層(PMA)。其中,Buffer子層,串行協(xié)議子層,物理編碼子層是物理層的數(shù)字控制系統(tǒng),本文詳細闡述了數(shù)字控制系統(tǒng)中的每個子層工作原理以及實現(xiàn)思路和方法,并對其中的關(guān)鍵模塊的原理和設計方案進行了詳盡的說明。本文通過Verilog硬件描述語言對物理層數(shù)字控制系統(tǒng)進行編碼,并在其中嵌入了完善的內(nèi)建自測試系統(tǒng)以便于芯片測試。本文在實現(xiàn)RapidIO物理層數(shù)字控制系統(tǒng)的基礎上,對其中Buffer子層的結(jié)構(gòu)進行了優(yōu)化,更好地利用了Buffer子層的空間,有效地提高了傳輸效率。本文在VCS仿真環(huán)境下,對RapidIO物理層IP進行了模塊仿真,環(huán)路驗證以及系統(tǒng)級驗證。系統(tǒng)仿真和FPGA驗證結(jié)果表明,本文的物理層設計中的發(fā)送通路、接收通路工作正常,錯誤管理、工作狀態(tài)管理以及鏈路級流量控制功能正確。本文的設計內(nèi)容在華力40nm工藝下進行了流片驗證,測試結(jié)果表明,本文設計的RapidIO物理層串行傳輸速率可以達到5Gbps,功能和性能指標都可以滿足RapidIO協(xié)議要求。
【關(guān)鍵詞】：RapidIO 高速接口 物理層 流量控制
【學位授予單位】：北京交通大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN915.04
【目錄】：

• 致謝5-6
• 摘要6-7
• ABSTRACT7-11
• 1 引言11-15
• 1.1 研究背景及意義11
• 1.2 RapidIO與其他高速接口的比較11-13
• 1.3 國內(nèi)外研究現(xiàn)狀13-14
• 1.3.1 國外研究現(xiàn)狀13
• 1.3.2 國內(nèi)研究現(xiàn)狀13-14
• 1.4 論文的主要工作以及章節(jié)安排14-15
• 2 串行RapidIO協(xié)議概述15-20
• 2.1 邏輯層15-17
• 2.2 傳輸層17
• 2.3 物理層17-19
• 2.4 本章小結(jié)19-20
• 3 串行RapidIO物理層數(shù)字系統(tǒng)設計20-48
• 3.1 Buffer子層20-24
• 3.1.1 發(fā)送Buffer設計21-22
• 3.1.2 接收Buffer設計22-24
• 3.2 串行協(xié)議子層24-34
• 3.2.1 數(shù)據(jù)包CRC16產(chǎn)生及校驗24-28
• 3.2.2 AckID字符管理28
• 3.2.3 控制符號產(chǎn)生及解析28-31
• 3.2.4 控制符號CRC5產(chǎn)生及校驗31-32
• 3.2.5 鏈路初始化狀態(tài)機32-33
• 3.2.6 錯誤恢復狀態(tài)機33-34
• 3.2.7 重傳恢復狀態(tài)機34
• 3.3 物理編碼子層34-45
• 3.3.1 空閑序列產(chǎn)生器35-37
• 3.3.2 8B/10B編解碼37-38
• 3.3.3 Comma檢測38-39
• 3.3.4 重校時器39-42
• 3.3.5 端口初始化狀態(tài)機42-43
• 3.3.6 通道同步狀態(tài)機43-45
• 3.4 內(nèi)建自測試設計45-47
• 3.5 本章小結(jié)47-48
• 4 串行RapidIO物理層系統(tǒng)仿真及驗證48-68
• 4.1 各模塊功能仿真48-57
• 4.1.1 空閑序列發(fā)生器仿真結(jié)果48-49
• 4.1.2 8B/10B編解碼仿真結(jié)果49-50
• 4.1.3 Comma檢測仿真結(jié)果50-51
• 4.1.4 重校時器51-52
• 4.1.5 端口初始化狀態(tài)機仿真結(jié)果52-53
• 4.1.6 通道同步狀態(tài)機仿真結(jié)果53-54
• 4.1.7 CRC16校驗仿真結(jié)果54-55
• 4.1.8 CRC5校驗仿真結(jié)果55
• 4.1.9 數(shù)據(jù)包重傳仿真結(jié)果55-56
• 4.1.10 串行協(xié)議子層發(fā)送端數(shù)據(jù)對齊仿真結(jié)果56
• 4.1.11 串行協(xié)議子層接收端數(shù)據(jù)對齊仿真結(jié)果56-57
• 4.2 內(nèi)建自測試環(huán)路驗證57-62
• 4.2.1 物理媒介子層環(huán)路仿真結(jié)果57-58
• 4.2.2 物理編碼子層環(huán)路仿真結(jié)果58-59
• 4.2.3 串行協(xié)議子層環(huán)路仿真結(jié)果59-61
• 4.2.4 物理層整體仿真結(jié)果61-62
• 4.3 FPGA驗證62-64
• 4.3.1 物理編碼子層FPGA驗證結(jié)果62-63
• 4.3.2 串行協(xié)議子層FPGA驗證結(jié)果63
• 4.3.3 物理層整體FPGA驗證結(jié)果63-64
• 4.4 流片及測試結(jié)果64-67
• 4.4.1 版圖64-65
• 4.4.2 測試結(jié)果65-67
• 4.5 本章小結(jié)67-68
• 5 總結(jié)與展望68-70
• 參考文獻70-73
• 作者簡歷及攻讀碩士學位期間取得的研究成果73-75
• 學位論文數(shù)據(jù)集75

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本文編號：762433