本文關(guān)鍵詞：一種基于邊沿切換技術(shù)的隨機(jī)時(shí)間-數(shù)字轉(zhuǎn)換器

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【摘要】：提出了一種基于邊沿切換技術(shù)的隨機(jī)時(shí)間-數(shù)字轉(zhuǎn)換器(Stochastic Time-to-Digital Converter,STDC),相比傳統(tǒng)STDC結(jié)構(gòu),基于邊沿切換技術(shù)的STDC在實(shí)現(xiàn)相同分辨率的情況下可將功耗降低30%,具有高分辨率、低功耗、PVT抗性好的特點(diǎn)。采用0.13μm CMOS工藝流片驗(yàn)證,測(cè)試結(jié)果表明,采用邊沿切換技術(shù)后,STDC可達(dá)到1 ps的高分辨率,功耗僅0.9 m W。此外,邊沿切換技術(shù)還具有減少失配和降低閃爍噪聲的效果。
【作者單位】： 南京郵電大學(xué)電子科學(xué)與工程學(xué)院;
【關(guān)鍵詞】： 時(shí)間-數(shù)字轉(zhuǎn)換器 隨機(jī)時(shí)間-數(shù)字轉(zhuǎn)換器 邊沿切換技術(shù) 分辨率
【基金】：國(guó)家自然科學(xué)基金(61504061,61501261,61504065) 江蘇省自然科學(xué)基金(BK20150848) 南京郵電大學(xué)引進(jìn)人才科研啟動(dòng)基金(NY214156)資助項(xiàng)目
【分類號(hào)】：TN911.8
【正文快照】： 作為射頻收發(fā)系統(tǒng)的關(guān)鍵模塊,鎖相環(huán)(PhaseLocked Loop,PLL)型頻率綜合器正處在由模擬實(shí)現(xiàn)方式到數(shù)字實(shí)現(xiàn)方式的過(guò)渡過(guò)程。因此,全數(shù)字鎖相環(huán)(All Digital PLL,ADPLL)成為近年來(lái)的研究熱點(diǎn)[1-2]。而時(shí)間-數(shù)字轉(zhuǎn)換器(Time-to-Digital Con-verter,TDC)作為ADPLL中的關(guān)鍵模塊,其

【相似文獻(xiàn)】

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