本文關(guān)鍵詞：高清視頻傳輸中的高速LDPC譯碼算法的研究與設(shè)計

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【摘要】：隨著移動通信的高速發(fā)展,一代又一代的商用系統(tǒng)被開發(fā)出來,現(xiàn)在正在討論和研發(fā)中的第五代移動通信系統(tǒng)(5G)正在以驚人的速度向人們的生活走來,其中在5G的各個應(yīng)用場景里面,用戶的體驗放在了一個很重要的位置。而在給用戶提供高清視頻(HDTV)服務(wù)的同時,在滿足了5G的速率和其他的指標時,高清視頻的緩沖時間的長短直接是導致用戶體驗感受的好壞。目前對于高清視頻傳輸服務(wù)在移動通信中應(yīng)用的理念、技術(shù)、方法都趨于成熟,而對于用戶的體驗感受的重視程度都不是很高,于是在滿足新一代移動通信系統(tǒng)中的高吞吐率的信道譯碼器設(shè)計方面,盡可能減少延時和提高用戶的體驗感受是很有必要的。本文首先對高清視頻(1920*1080,25fps)的傳輸和一些標準做了簡單介紹,分析了高清視頻的應(yīng)用場景中需要的譯碼速率,緩沖時間長短的影響因素,信道譯碼延時對緩沖時間長短的影響,而LDPC因為其優(yōu)異的性能和高效的迭代譯碼算法受到關(guān)注,基于項目的需求,相較于其他的LDPC譯碼算法,修正的LDPC水平分層最小和譯碼算法硬件實現(xiàn)的復雜度降低遠遠超過了算法帶來的性能的損失,在傳統(tǒng)LDPC水平分層修正的最小和譯碼算法時間調(diào)度上做出了一定的改進,提高吞吐率,滿足需求的吞吐率要求,減少高清視頻初始緩沖時間。實現(xiàn)是在Xilinx公司的Vertex-7芯片上。對RTL級的設(shè)計進行綜合、仿真等。綜合考慮了8個譯碼器內(nèi)核,在modelsim平臺上進行了仿真,在包含有Xilinx公司的Vertex-7的芯片上,VC709開發(fā)套件平臺進行了板級驗證。最后整個譯碼器的吞吐率達到了6.4Gbps,時鐘為250MHz,量化為6bit,固定的迭代譯碼次數(shù)是8次,資源消耗46%。優(yōu)點是速率高,缺點是芯片資源消耗多。
【關(guān)鍵詞】：高清視頻 LDPC 譯碼 FPGA 緩沖時間
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN911.22
【目錄】：

• 摘要5-6
• ABSTRACT6-13
• 縮略詞表13-14
• 第一章 緒論14-19
• 1.1 研究背景14-15
• 1.2 研究現(xiàn)狀15-18
• 1.2.1 高清視頻傳輸?shù)陌l(fā)展現(xiàn)狀15-16
• 1.2.2 LDPC碼的發(fā)展和研究現(xiàn)狀16-18
• 1.3 本文目的和行文安排18-19
• 第二章 LDPC碼在高清視頻傳輸中的應(yīng)用19-28
• 2.1 信道編碼理論簡介19
• 2.2 LDPC碼基本理論19-22
• 2.2.1 LDPC碼的基礎(chǔ)19-21
• 2.2.2 QC-LDPC碼21-22
• 2.3 LDPC碼編碼算法簡介22-26
• 2.3.1 利用生成矩陣的編碼算法22-23
• 2.3.2 基于高斯消元的編碼算法23
• 2.3.3 RU快速編碼算法23-26
• 2.4 LDPC碼的應(yīng)用介紹26-27
• 2.4.1 LDPC碼在高清視頻傳輸中的應(yīng)用介紹26
• 2.4.2 LDPC碼的其他方面的應(yīng)用26-27
• 2.5 本章小結(jié)27-28
• 第三章 LDPC譯碼算法介紹28-39
• 3.1 LDPC硬判決譯碼算法介紹28-31
• 3.1.1 大數(shù)邏輯譯碼29-30
• 3.1.2 比特翻轉(zhuǎn)譯碼算法30-31
• 3.2 LDPC軟判決譯碼算法31-38
• 3.2.1 LDPC基于概率測度的BP譯碼算法32-34
• 3.2.2 LDPC基于對數(shù)似然比的BP譯碼算法34-36
• 3.2.3 LDPC碼的最小和（Min-Sum）譯碼算法36
• 3.2.4 LDPC碼的偏移的最小和（Offset Min-Sum）譯碼算法36-37
• 3.2.5 LDPC譯碼算法的比較37-38
• 3.3 本章小結(jié)38-39
• 第四章 改進的LDPC譯碼算法及其仿真39-46
• 4.1 改進的LDPC譯碼算法39-41
• 4.2 改進的LDPC譯碼算法的仿真比較41
• 4.3 改進的LDPC算法關(guān)鍵參數(shù)的仿真41-44
• 4.3.1 量化方式和量化位寬確定41-43
• 4.3.2 改進的LDPC譯碼算法偏移因子的確定43-44
• 4.3.3 改進的LDPC譯碼算法的最大迭代次數(shù)的確定44
• 4.4 本章小結(jié)44-46
• 第五章 改進的LDPC譯碼算法的FPGA實現(xiàn)46-64
• 5.1 FPGA的設(shè)計流程簡要介紹46-48
• 5.2 LDPC譯碼器實現(xiàn)硬件結(jié)構(gòu)設(shè)計48-51
• 5.2.1 LDPC譯碼器結(jié)構(gòu)的分類48-49
• 5.2.2 LDPC譯碼器的結(jié)構(gòu)框圖49-51
• 5.3 LDPC譯碼器主要模塊詳細設(shè)計51-55
• 5.3.1 頂層模塊設(shè)計51-52
• 5.3.2 控制模塊設(shè)計52-53
• 5.3.3 校驗節(jié)點數(shù)據(jù)壓縮格式和轉(zhuǎn)換模塊53-54
• 5.3.4 循環(huán)移位模塊和基校驗矩陣讀取模塊54-55
• 5.3.5 計算單元模塊55
• 5.4 LDPC譯碼器的仿真55-58
• 5.4.1 譯碼器硬件電路的功能仿真55-58
• 5.5 LDPC譯碼器的下板驗證與測試58-62
• 5.5.1 LDPC譯碼器的驗證平臺58-59
• 5.5.2 驗證結(jié)果分析59-61
• 5.5.3 LDPC譯碼器的測試61-62
• 5.6 LDPC譯碼器的性能分析62-63
• 5.7 本章小結(jié)63-64
• 第六章 總結(jié)與展望64-66
• 6.1 工作總結(jié)64
• 6.2 研究展望64-66
• 致謝66-67
• 參考文獻67-70
• 在學期間取得的與學位論文相關(guān)的研究成果70-71

【參考文獻】

中國碩士學位論文全文數(shù)據(jù)庫 前1條

1 董超科;高速LDPC編譯碼硬件設(shè)計[D];哈爾濱工業(yè)大學;2010年

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本文編號：596034