對(duì)于現(xiàn)有實(shí)時(shí)電子偵查系統(tǒng)來說,希望偵查算法的處理時(shí)間足夠短,算法實(shí)現(xiàn)所需的硬件開銷盡量少,迫切需要探索新的設(shè)計(jì)方法和理論獲得優(yōu)化的實(shí)現(xiàn)結(jié)構(gòu)。例如在實(shí)時(shí)偵查系統(tǒng)中常用的DFT計(jì)算單元,要求其計(jì)算結(jié)果具有盡可能小的時(shí)鐘遲滯,以便系統(tǒng)做出快速反應(yīng)。要做到這一點(diǎn),必須采用并行處理結(jié)構(gòu),目前基于二進(jìn)制系統(tǒng)的算法結(jié)構(gòu)在完成256點(diǎn)處理時(shí)仍然需要50多個(gè)時(shí)鐘周期;長點(diǎn)數(shù)和二維DFT、自適應(yīng)濾波等典型信號(hào)處理中,對(duì)吞吐率、時(shí)鐘遲滯有類似要求,因此需要全新的具有低復(fù)雜度和高速處理的計(jì)算單元進(jìn)行優(yōu)化設(shè)計(jì)。另一方面,在高速數(shù)字濾波器設(shè)計(jì)中,結(jié)合濾波器的并行處理結(jié)構(gòu)和代數(shù)整數(shù)的高精度、低復(fù)雜度特性,可簡化系統(tǒng)設(shè)計(jì)復(fù)雜度并提高處理速度。處理時(shí)延的減少、運(yùn)算速度的增加將為諸如電子偵查這類系統(tǒng)帶來顯著的技術(shù)優(yōu)勢和更好的系統(tǒng)性能。本文結(jié)合電子對(duì)抗、實(shí)時(shí)偵查等信息處理系統(tǒng)的實(shí)際需求,從數(shù)字信號(hào)處理基本單元入手,以高速、低復(fù)雜度FFT和FIR典型數(shù)字信號(hào)處理單元為最終設(shè)計(jì)目標(biāo),研究這一過程所涉及的基本理論、關(guān)鍵技術(shù)和設(shè)計(jì)方法。本文的主要工作如下:（1）從FFT計(jì)算單元入手縮短計(jì)算遲滯,研究兼容不同點(diǎn)數(shù)FFT運(yùn)算的優(yōu)化結(jié)構(gòu)... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：102 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

信噪比測試流程

串并轉(zhuǎn)換FFT并串變換HDL代碼Chipscope圖 3-26 硬件上板測試流程圖計(jì)算模塊每個(gè)時(shí)鐘需要輸入/輸出 64 個(gè)并行數(shù)據(jù)，存入至 ROM 中，依次串行輸入至串并轉(zhuǎn)換模塊 1 幀并行輸出至 FFT 模塊進(jìn)行運(yùn)算。對(duì) 64 點(diǎn) FFT完成運(yùn)算。對(duì) 128 點(diǎn) FFT 模塊，共 8 幀數(shù)據(jù)分 4 個(gè)模塊，共 4 幀數(shù)據(jù)分 4 個(gè)時(shí)鐘進(jìn)行運(yùn)算。對(duì) 1024 點(diǎn)時(shí)鐘進(jìn)行運(yùn)算。源的IP核如圖3-27所示，采用單口ROM，寬度為3 32 位數(shù)據(jù)，其中高 16 位為復(fù)數(shù)實(shí)部，低 16 位為

控制邏輯rst-28 串并轉(zhuǎn)換結(jié)構(gòu)框 所示，由控制邏i_en 為同步使能信平有效。i_data_a_im 表示兩組輸出o_cnt 表示輸出計(jì)o_dat))DDD..DD DDDDDD D....DDDDD D D Do_dato_dao_dao_c

【參考文獻(xiàn)】：
期刊論文
[1]多相并行FIR濾波器的FPGA高速實(shí)現(xiàn)方法[J]. 張娜,李春祎.  無線電通信技術(shù). 2017(04)
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[5]基于超大點(diǎn)數(shù)FFT優(yōu)化算法的研究與實(shí)現(xiàn)[J]. 高立寧,馬瀟,劉騰飛,吳金.  電子與信息學(xué)報(bào). 2014(04)
[6]E-band通信系統(tǒng)中高速并行FIR成形濾波器設(shè)計(jì)[J]. 鐘文斌,周志剛,王麗云,李超.  電訊技術(shù). 2013(09)
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博士論文
[1]高速高性能FFT處理器的VLSI實(shí)現(xiàn)研究[D]. 韓澤耀.浙江大學(xué) 2002



本文編號(hào)：3286736