輻射源個體識別作為一種利用輻射源信號中有差別的無意調制信息進行輻射源個體分辨的技術,在現(xiàn)代電子戰(zhàn)、通信安全、網絡安全等領域扮演著重要角色。目前對于該項技術的研究也較為廣泛,這些研究雖然大大提高了輻射源個體識別的識別性能,但其在輻射源脈沖信號無意調制信息的充分表征、輻射源異構特征的充分利用、識別算法的硬件實現(xiàn)等方面仍然存在些許不足。為此本文對基于ZYNQ的輻射源個體識別技術展開研究。首先,基于輻射源個體識別中各關鍵算法驗證時對實驗數據的需求,本文以預警機雷達APS-145為例,對輻射源發(fā)射機中信號無意調制信息的來源進行了分析。據此建模了3個不同個體的仿真輻射源,并于不同信噪比下獲取了來自3個不同個體的仿真信號樣本�；贏D9361板卡和ZYNQ開發(fā)板搭建了半實物輻射源平臺,并采集了來自4個不同個體的半實物信號樣本。另外還采集了某空基平臺3個不同個體的實測信號樣本。其次,為尋找更能充分表征輻射源信號中無意調制信息的個體特征,本文從時域、頻域和變換域出發(fā),對基于多尺度散布熵、基于雙譜和基于波原子變換的輻射源個體特征提取方法進行了研究。通過在各類信號樣本下配合經典單核支持向量機的實驗,表明多尺... 

【文章來源】：哈爾濱工業(yè)大學黑龍江省 211工程院校 985工程院校

【文章頁數】：79 頁

【學位級別】：碩士

【部分圖文】：

AD9361配置模塊RTL圖

哈爾濱工業(yè)大學工學碩士學位論文-19-的形式通過FMC傳至FPGA，圖2-8為AD9361工作在一發(fā)一收模式下采用LVDS、DDR形式傳送數據至FPGA的時序圖。其中DATA_CLK_P和DATA_CLK_N為差分時鐘信號，用于完成傳輸數據的采集，該信號由AD9361產生；RX_FRAME_P和RX_FRAME_N為差分幀同步信號，用于指示I、Q數據的采集；RX_D[5:0]_P和RX_D[5:0]_N為差分數據信號，用于數字信號的傳輸。在本文的LVDS、DDR、一發(fā)一收模式下，當RX_FRAME為高時，分別于DATA_CLK的前沿和后沿傳送I路和Q路的高6位，當RX_FRAME為低時，分別于DATA_CLK的前沿和后沿傳送I路和Q路的低6位。圖2-8AD9361至FPGA數據傳輸時序圖對于數據接收接的FPGA程序設計，可采用ZYNQFPGA中的IBUFDS模塊將各組差分信號轉換成單端信號，在使用ILOGIC資源中的IDDR接收模塊，完成雙邊沿數據的采集，并將上升沿數據和下降沿數據整理后，分別輸出12位I路信號和Q路信號。該部分FPGA程序的RTL圖如圖2-9所示。圖2-9FPGA接收AD9361數據模塊RTL電路圖

哈爾濱工業(yè)大學工學碩士學位論文-19-的形式通過FMC傳至FPGA，圖2-8為AD9361工作在一發(fā)一收模式下采用LVDS、DDR形式傳送數據至FPGA的時序圖。其中DATA_CLK_P和DATA_CLK_N為差分時鐘信號，用于完成傳輸數據的采集，該信號由AD9361產生；RX_FRAME_P和RX_FRAME_N為差分幀同步信號，用于指示I、Q數據的采集；RX_D[5:0]_P和RX_D[5:0]_N為差分數據信號，用于數字信號的傳輸。在本文的LVDS、DDR、一發(fā)一收模式下，當RX_FRAME為高時，分別于DATA_CLK的前沿和后沿傳送I路和Q路的高6位，當RX_FRAME為低時，分別于DATA_CLK的前沿和后沿傳送I路和Q路的低6位。圖2-8AD9361至FPGA數據傳輸時序圖對于數據接收接的FPGA程序設計，可采用ZYNQFPGA中的IBUFDS模塊將各組差分信號轉換成單端信號，在使用ILOGIC資源中的IDDR接收模塊，完成雙邊沿數據的采集，并將上升沿數據和下降沿數據整理后，分別輸出12位I路信號和Q路信號。該部分FPGA程序的RTL圖如圖2-9所示。圖2-9FPGA接收AD9361數據模塊RTL電路圖


本文編號：3013848