基于ZYNQ的輻射源個(gè)體識別技術(shù)研究
發(fā)布時(shí)間：2021-02-02 02:07
輻射源個(gè)體識別作為一種利用輻射源信號中有差別的無意調(diào)制信息進(jìn)行輻射源個(gè)體分辨的技術(shù),在現(xiàn)代電子戰(zhàn)、通信安全、網(wǎng)絡(luò)安全等領(lǐng)域扮演著重要角色。目前對于該項(xiàng)技術(shù)的研究也較為廣泛,這些研究雖然大大提高了輻射源個(gè)體識別的識別性能,但其在輻射源脈沖信號無意調(diào)制信息的充分表征、輻射源異構(gòu)特征的充分利用、識別算法的硬件實(shí)現(xiàn)等方面仍然存在些許不足。為此本文對基于ZYNQ的輻射源個(gè)體識別技術(shù)展開研究。首先,基于輻射源個(gè)體識別中各關(guān)鍵算法驗(yàn)證時(shí)對實(shí)驗(yàn)數(shù)據(jù)的需求,本文以預(yù)警機(jī)雷達(dá)APS-145為例,對輻射源發(fā)射機(jī)中信號無意調(diào)制信息的來源進(jìn)行了分析。據(jù)此建模了3個(gè)不同個(gè)體的仿真輻射源,并于不同信噪比下獲取了來自3個(gè)不同個(gè)體的仿真信號樣本。基于AD9361板卡和ZYNQ開發(fā)板搭建了半實(shí)物輻射源平臺,并采集了來自4個(gè)不同個(gè)體的半實(shí)物信號樣本。另外還采集了某空基平臺3個(gè)不同個(gè)體的實(shí)測信號樣本。其次,為尋找更能充分表征輻射源信號中無意調(diào)制信息的個(gè)體特征,本文從時(shí)域、頻域和變換域出發(fā),對基于多尺度散布熵、基于雙譜和基于波原子變換的輻射源個(gè)體特征提取方法進(jìn)行了研究。通過在各類信號樣本下配合經(jīng)典單核支持向量機(jī)的實(shí)驗(yàn),表明多尺...
【文章來源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校
【文章頁數(shù)】：79 頁
【學(xué)位級別】：碩士
【部分圖文】：
AD9361配置模塊RTL圖
哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文-19-的形式通過FMC傳至FPGA，圖2-8為AD9361工作在一發(fā)一收模式下采用LVDS、DDR形式傳送數(shù)據(jù)至FPGA的時(shí)序圖。其中DATA_CLK_P和DATA_CLK_N為差分時(shí)鐘信號，用于完成傳輸數(shù)據(jù)的采集，該信號由AD9361產(chǎn)生；RX_FRAME_P和RX_FRAME_N為差分幀同步信號，用于指示I、Q數(shù)據(jù)的采集；RX_D[5:0]_P和RX_D[5:0]_N為差分?jǐn)?shù)據(jù)信號，用于數(shù)字信號的傳輸。在本文的LVDS、DDR、一發(fā)一收模式下，當(dāng)RX_FRAME為高時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的高6位，當(dāng)RX_FRAME為低時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的低6位。圖2-8AD9361至FPGA數(shù)據(jù)傳輸時(shí)序圖對于數(shù)據(jù)接收接的FPGA程序設(shè)計(jì)，可采用ZYNQFPGA中的IBUFDS模塊將各組差分信號轉(zhuǎn)換成單端信號，在使用ILOGIC資源中的IDDR接收模塊，完成雙邊沿?cái)?shù)據(jù)的采集，并將上升沿?cái)?shù)據(jù)和下降沿?cái)?shù)據(jù)整理后，分別輸出12位I路信號和Q路信號。該部分FPGA程序的RTL圖如圖2-9所示。圖2-9FPGA接收AD9361數(shù)據(jù)模塊RTL電路圖
哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文-19-的形式通過FMC傳至FPGA，圖2-8為AD9361工作在一發(fā)一收模式下采用LVDS、DDR形式傳送數(shù)據(jù)至FPGA的時(shí)序圖。其中DATA_CLK_P和DATA_CLK_N為差分時(shí)鐘信號，用于完成傳輸數(shù)據(jù)的采集，該信號由AD9361產(chǎn)生；RX_FRAME_P和RX_FRAME_N為差分幀同步信號，用于指示I、Q數(shù)據(jù)的采集；RX_D[5:0]_P和RX_D[5:0]_N為差分?jǐn)?shù)據(jù)信號，用于數(shù)字信號的傳輸。在本文的LVDS、DDR、一發(fā)一收模式下，當(dāng)RX_FRAME為高時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的高6位，當(dāng)RX_FRAME為低時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的低6位。圖2-8AD9361至FPGA數(shù)據(jù)傳輸時(shí)序圖對于數(shù)據(jù)接收接的FPGA程序設(shè)計(jì)，可采用ZYNQFPGA中的IBUFDS模塊將各組差分信號轉(zhuǎn)換成單端信號，在使用ILOGIC資源中的IDDR接收模塊，完成雙邊沿?cái)?shù)據(jù)的采集，并將上升沿?cái)?shù)據(jù)和下降沿?cái)?shù)據(jù)整理后，分別輸出12位I路信號和Q路信號。該部分FPGA程序的RTL圖如圖2-9所示。圖2-9FPGA接收AD9361數(shù)據(jù)模塊RTL電路圖
本文編號：3013848
【文章來源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校
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【學(xué)位級別】：碩士
【部分圖文】：
AD9361配置模塊RTL圖
哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文-19-的形式通過FMC傳至FPGA，圖2-8為AD9361工作在一發(fā)一收模式下采用LVDS、DDR形式傳送數(shù)據(jù)至FPGA的時(shí)序圖。其中DATA_CLK_P和DATA_CLK_N為差分時(shí)鐘信號，用于完成傳輸數(shù)據(jù)的采集，該信號由AD9361產(chǎn)生；RX_FRAME_P和RX_FRAME_N為差分幀同步信號，用于指示I、Q數(shù)據(jù)的采集；RX_D[5:0]_P和RX_D[5:0]_N為差分?jǐn)?shù)據(jù)信號，用于數(shù)字信號的傳輸。在本文的LVDS、DDR、一發(fā)一收模式下，當(dāng)RX_FRAME為高時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的高6位，當(dāng)RX_FRAME為低時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的低6位。圖2-8AD9361至FPGA數(shù)據(jù)傳輸時(shí)序圖對于數(shù)據(jù)接收接的FPGA程序設(shè)計(jì)，可采用ZYNQFPGA中的IBUFDS模塊將各組差分信號轉(zhuǎn)換成單端信號，在使用ILOGIC資源中的IDDR接收模塊，完成雙邊沿?cái)?shù)據(jù)的采集，并將上升沿?cái)?shù)據(jù)和下降沿?cái)?shù)據(jù)整理后，分別輸出12位I路信號和Q路信號。該部分FPGA程序的RTL圖如圖2-9所示。圖2-9FPGA接收AD9361數(shù)據(jù)模塊RTL電路圖
哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文-19-的形式通過FMC傳至FPGA，圖2-8為AD9361工作在一發(fā)一收模式下采用LVDS、DDR形式傳送數(shù)據(jù)至FPGA的時(shí)序圖。其中DATA_CLK_P和DATA_CLK_N為差分時(shí)鐘信號，用于完成傳輸數(shù)據(jù)的采集，該信號由AD9361產(chǎn)生；RX_FRAME_P和RX_FRAME_N為差分幀同步信號，用于指示I、Q數(shù)據(jù)的采集；RX_D[5:0]_P和RX_D[5:0]_N為差分?jǐn)?shù)據(jù)信號，用于數(shù)字信號的傳輸。在本文的LVDS、DDR、一發(fā)一收模式下，當(dāng)RX_FRAME為高時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的高6位，當(dāng)RX_FRAME為低時(shí)，分別于DATA_CLK的前沿和后沿傳送I路和Q路的低6位。圖2-8AD9361至FPGA數(shù)據(jù)傳輸時(shí)序圖對于數(shù)據(jù)接收接的FPGA程序設(shè)計(jì)，可采用ZYNQFPGA中的IBUFDS模塊將各組差分信號轉(zhuǎn)換成單端信號，在使用ILOGIC資源中的IDDR接收模塊，完成雙邊沿?cái)?shù)據(jù)的采集，并將上升沿?cái)?shù)據(jù)和下降沿?cái)?shù)據(jù)整理后，分別輸出12位I路信號和Q路信號。該部分FPGA程序的RTL圖如圖2-9所示。圖2-9FPGA接收AD9361數(shù)據(jù)模塊RTL電路圖
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