【摘要】：信道編碼技術是現(xiàn)代通信系統(tǒng)中不可缺失的一部分,它能為通信系統(tǒng)提供可靠的數(shù)據(jù)傳輸。作為一種香農極限漸進碼,LDPC碼有優(yōu)異的誤碼性能。另一方面,LDPC碼校驗矩陣的稀疏性使它兼有低復雜度的實現(xiàn)結構。正是因為這兩個優(yōu)勢,LDPC在眾多糾錯碼中脫穎而出。本文研究LDPC碼的低復雜度譯碼算法與實現(xiàn)。首先,對LDPC碼的理論知識和相關譯碼算法展開研究。從三方面闡述LDPC碼的結構特性,本文介紹了準循環(huán)LDPC碼的良好結構,并在此基礎上引申出CCSDS推薦的(2560,1024)LDPC碼。本文從譯碼原理上闡述幾種硬判決算法和軟判決算法,并分析比較它們的實現(xiàn)復雜度與譯碼性能。其次,本文詳細分析了軟判決譯碼算法中的兩種消息傳遞策略:洪水消息傳遞策略和分層消息傳遞策略�；诜謱酉鬟f策略的快收斂性,本文著重介紹了分層最小和算法的譯碼原理,并詳細闡述了該算法的低復雜特性。為了提高分層最小和算法的吞吐率,介紹了一種并行分層譯碼結構,通過修正校驗矩陣,使得在并行譯碼的同時消息可以在不同層間傳遞。本文通過MATLAB仿真分析各種譯碼算法的誤碼性能和復雜度,并確定硬件實現(xiàn)中的量化位數(shù)。從仿真結果可以看出,分層最小和算法的收斂速度接近最小和算法的兩倍,并行分層最小和算法性能與分層最小和性能接近。最后,在FPGA上實現(xiàn)基于并行分層結構的LDPC碼譯碼器。由(2560,1024)LDPC碼校驗矩陣的結構確定譯碼器的層數(shù)為12。在介紹整體的譯碼實現(xiàn)方案后,詳細闡述各個子模塊的設計,在FPGA上進行仿真并給出各部分仿真結果。最終,在硬件上實現(xiàn)了時鐘速率為200MHz,吞吐率為46Mbps的LDPC碼譯碼器。
【學位授予單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN911.22
【圖文】：

哈爾濱工業(yè)大學工學碩士學位論文- 13 -如圖 2-2 所示，（2560，1024）LDPC 碼的校驗矩陣由大小為3 × 5的元素組成，每個元素是一個512 × 512的循環(huán)子矩陣。可以看出，這是一個不規(guī)則碼，可以將將校驗矩陣劃分為 3 個超行，5 個超列，則行重分別是 3，6

ram20_ini 表示，指示該數(shù)據(jù)在哪一超列，第二層用 addr_128_ini 表示，指示該在超列中的哪一列。每讀取一個數(shù)，則將這個數(shù)寫入 app_ram 的對應地址。_ram 由 60 個位寬為 16，深度為 128 的子 ram 組成，寫入地址由 wr_ram20_inddr_128_ini 決定。當一幀數(shù)據(jù)初始化完畢，ini_finish 拉高，初始化模塊完成，器狀態(tài)進入狀態(tài) state=2。圖 4-4(a)(b)所示是初始化模塊行為仿真結果。

(b)初始化模塊的行為仿真2如圖4-4(a)中所示，讀取的第一個數(shù)據(jù)03，將會輸出為0003，對應的位置為

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本文編號：2770608