基于LT碼的無碼率極化碼的設計與實現(xiàn)
【學位授予單位】:華中科技大學
【學位級別】:碩士
【學位授予年份】:2019
【分類號】:TN911.22
【圖文】:
圖 3.5 異或計算單元功能仿真時序圖3.2.3 存儲單元LT 碼譯碼單元的儲存單元由度存儲 RAM、輸入數(shù)據(jù)存儲 RAM、相關信息存儲RAM 以及解碼輸出數(shù)據(jù) RAM 組成。輸入數(shù)據(jù)存儲 RAM 用于緩存輸入的編碼分組,度存儲 RAM 用于儲存對應編碼分組的度值。輸入數(shù)據(jù)存儲 RAM 和度存儲 RAM 的大小為 LT 碼譯碼設定的最大編碼分組數(shù)目。在 AXI4-Stream 接口輸入有效時,對這兩個 RAM 進行寫入操作,這兩個 RAM 的尋址規(guī)律為順序尋址,每次地址加 1。在度為 1 讀取狀態(tài)和異或計算過程數(shù)據(jù)讀取狀態(tài)下,對這兩個 RAM 進行讀取操作,在度為 1 讀取狀態(tài),地址順序尋址,每次地址加 1,在異或計算過程數(shù)據(jù)讀取狀態(tài)下,讀取地址需要根據(jù)控制邏輯產(chǎn)生。除此之外在度為 1 數(shù)據(jù)計算和存儲狀態(tài)和異或計算過程數(shù)據(jù)計算和存儲狀態(tài)下也需要對這兩個 RAM 進行寫入操作,寫入操作的地址和上一狀態(tài)讀取的地址相同。由于
圖 3.10 輸入控制單元功能仿真時序圖3.3.3 比特狀態(tài)計數(shù)器比特狀態(tài)計數(shù)器用于指示當前譯碼比特的序號,每當完成一個比特的對數(shù)似然比和部分和計算后,比特狀態(tài)計數(shù)器的值就會加 1,極化碼譯碼單元的其他單元均根據(jù)當前比特的指示進行工作。1b10bLoadCounter Value10bResetLoad ValueCNTREGLOADVALUEREGMUX1b
圖 3.13 對數(shù)似然比功能仿真時序圖1.當前層計算單元對于單個比特,SC 譯碼算法可視為如圖 3.14 所示的一顆計算樹[39,40],對于單個對數(shù)似然比計算核心的譯碼單元設計需要根據(jù)內部計數(shù)器的計數(shù)器值確定當前計算的對數(shù)似然比在樹中的層序號,定義頂層序號為第 0 層。當前層的計算輸入為內部計數(shù)器的計數(shù)器值。
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