本文選題：高速串行接口　切入點(diǎn)：鎖相環(huán)　出處：《華僑大學(xué)》2017年碩士論文

【摘要】：高速串行接口具有連接簡(jiǎn)單、速度快、硬件開(kāi)銷小等特點(diǎn),逐漸取代了傳統(tǒng)并行接口。高速串行接口電路包含發(fā)送端和接收端,其中發(fā)送端的串化及接收端的解串均需要鎖相環(huán)電路。本論文研究并設(shè)計(jì)了一種應(yīng)用于PCI-Express 2.0的高速鎖相環(huán)芯片。本論文從鎖相環(huán)原理、噪聲、電路及版圖幾個(gè)方面出發(fā),對(duì)高速鎖相環(huán)進(jìn)行了深入研究,主要成果如下:(1)通過(guò)調(diào)研最前沿鎖相環(huán)結(jié)構(gòu),針對(duì)低電源電壓導(dǎo)致的調(diào)頻范圍小壓控振蕩器增益大的問(wèn)題,提出了一種適用于PCI-Express2.0的粗調(diào)和細(xì)調(diào)相結(jié)合的高速單輸入雙通道結(jié)構(gòu)的鎖相環(huán),其中粗調(diào)環(huán)路保證了大的頻率覆蓋范圍,細(xì)調(diào)環(huán)路減小了壓控振蕩器增益。同時(shí),為節(jié)約芯片量產(chǎn)成本,振蕩器采用環(huán)形結(jié)構(gòu)取代了傳統(tǒng)電感電容結(jié)構(gòu),保證性能的前提下減小了面積和功耗。(2)深入分析了鎖相環(huán)基本原理及各模塊的噪聲貢獻(xiàn),并基于Verilog-A語(yǔ)言進(jìn)行了行為級(jí)建模,驗(yàn)證了濾波器參數(shù)、帶寬、相位裕度、電荷泵電流、壓控振蕩器增益及分頻比之間的折中關(guān)系,對(duì)具體電路設(shè)計(jì)時(shí)環(huán)路參數(shù)的選取具有一定指導(dǎo)意義。(3)采用參考時(shí)鐘與反饋時(shí)鐘相互采樣的方式,設(shè)計(jì)了一種新型鎖定檢測(cè)電路,減小面積和功耗的同時(shí)可有效防止誤鎖定。(4)該芯片兼容了PCI-Express 2.0的高速和低速模式,其輸出頻率可在2.50GHz和1.25GHz兩個(gè)頻率點(diǎn)自由切換而不影響環(huán)路穩(wěn)定性。同時(shí)為了滿足測(cè)試需求,高速和低速模式下分別設(shè)計(jì)了可編程實(shí)現(xiàn)的多種環(huán)路帶寬。(5)完成了整體芯片的電路設(shè)計(jì),并根據(jù)混合信號(hào)版圖布局布線規(guī)則對(duì)鎖相環(huán)進(jìn)行了版圖設(shè)計(jì)、寄生參數(shù)提取及后仿驗(yàn)證。采用SMIC 55nm 1P8M CMOS工藝進(jìn)行了電路及版圖設(shè)計(jì),芯片核心面積僅為0.152mm2,加入測(cè)試及IO后的總面積為1.495mm2。前仿結(jié)果表明,壓控振蕩器在1MHz頻偏處的相位噪聲分別為-98.2dBc/Hz@2.50GHz和-99.3dBc/Hz@1.25GHz;提取寄生參數(shù)后的仿真結(jié)果表明,鎖相環(huán)鎖定在2.50GHz和1.25GHz時(shí),控制電壓上的最大抖動(dòng)分別為0.33mV和0.12mV。芯片核心電路采用2.5V和1.2V供電,2.50GHz時(shí)的最大功耗為15.6mW,1.25GHz時(shí)的最大功耗為9.6mW。
[Abstract]:High-speed serial interface has the advantages of simple connection, high speed and low hardware cost, so it has gradually replaced the traditional parallel interface.The high-speed serial interface circuit consists of the transmitter and receiver, in which both the serialization of the transmitter and the de-string of the receiver need phase-locked loop circuit.In this paper, a high-speed PLL chip for PCI-Express 2.0 is studied and designed.Based on the principle of phase-locked loop, noise, circuit and layout, this paper makes a deep research on high speed phase-locked loop. The main results are as follows: 1) by investigating the structure of the most advanced phase-locked loop,Aiming at the problem of large gain of small voltage controlled oscillator in frequency modulation range caused by low power supply voltage, a phase locked loop with high speed single input dual channel structure suitable for PCI-Express2.0 with coarse harmonic and fine modulation is proposed.The coarse tuning loop ensures a wide frequency coverage and the fine tuning loop reduces the gain of the VCO.At the same time, in order to save the production cost of the chip, the oscillator adopts a ring structure instead of the traditional inductor capacitor structure, which reduces the area and power consumption while ensuring the performance.) the basic principle of the PLL and the noise contribution of each module are deeply analyzed.The behavior level model based on Verilog-A language is used to verify the compromise between filter parameters, bandwidth, phase margin, charge pump current, VCO gain and frequency divider ratio.In this paper, a new type of lock detection circuit is designed by sampling the reference clock and the feedback clock in order to select the loop parameters in the specific circuit design.This chip is compatible with the high speed and low speed modes of PCI-Express 2.0, and its output frequency can be switched freely at the 2.50GHz and 1.25GHz frequency points without affecting the loop stability.At the same time, in order to meet the test demand, the circuit design of the whole chip is completed in high speed mode and low speed mode respectively, and the PLL is designed according to the layout and wiring rules of mixed signal layout.Parasitic parameter extraction and post-simulation validation.The circuit and layout are designed by using SMIC 55nm 1P8M CMOS technology. The core area of the chip is only 0.152 mm ~ 2, and the total area after adding test and IO is 1.495mm ~ 2.The maximum power consumption of the core circuit is 9.6mW at 2.5V and 1.2V power supply 2.50GHz when the maximum power consumption is 15.6mWN 1.25GHz.
【學(xué)位授予單位】：華僑大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN911.8

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本文編號(hào)：1725345