本文選題：FPGA　切入點(diǎn)：AD9957　出處：《南京信息工程大學(xué)》2017年碩士論文　論文類型：學(xué)位論文

【摘要】：隨著現(xiàn)代衛(wèi)星通信盲均衡技術(shù)的發(fā)展,盲均衡系統(tǒng)已進(jìn)入產(chǎn)業(yè)化的階段,為了測(cè)試盲均衡系統(tǒng)搭建一個(gè)完整的電子測(cè)量系統(tǒng)顯得十分必要。衛(wèi)星通信盲均衡技術(shù)的完整電子測(cè)量系統(tǒng)由信號(hào)源、模擬信道、盲均衡接收機(jī)組成,本文負(fù)責(zé)前端矢量信號(hào)源的設(shè)計(jì)。市場(chǎng)上高端的矢量調(diào)制信號(hào)發(fā)生器成本高昂、可攜帶性差,而低端的矢量調(diào)制信號(hào)發(fā)生器又存在調(diào)制功能單一、精度低、頻率帶寬低等缺點(diǎn)。本文針對(duì)這些問題設(shè)計(jì)了一款專用性高低成本的矢量信號(hào)源,主要工作如下:1)對(duì)比分析了傳統(tǒng)的調(diào)制信號(hào)產(chǎn)生方案不足,本文采用FPGA+數(shù)字正交上變頻芯片AD9957的調(diào)制信號(hào)產(chǎn)生方案,基帶產(chǎn)生模塊由FPGA內(nèi)部數(shù)字邏輯搭建,AD9957對(duì)信號(hào)進(jìn)行最高200MHz的正交上變頻處理。2)使用7寸電容屏實(shí)現(xiàn)人機(jī)友好操作界面,FPGA內(nèi)建一個(gè)Nios軟核系統(tǒng),為操作系統(tǒng)和圖形庫(kù)建立嵌入式平臺(tái),基于Avalon總線設(shè)計(jì)基帶控制IP,基于時(shí)序規(guī)則設(shè)計(jì)顯示控制IP,實(shí)現(xiàn)系統(tǒng)的高度可移植。3)對(duì)FPGA進(jìn)行時(shí)序收斂設(shè)計(jì),約束AD9957并行輸出時(shí)序,結(jié)果表示FPGA基帶產(chǎn)生模塊最高工作頻率是100MHz,進(jìn)行了 IQ鏈路匹配分析,保證系統(tǒng)穩(wěn)定有序工作。4) FPGA內(nèi)基帶產(chǎn)生模塊設(shè)計(jì)了可變參數(shù)脈沖成型濾波器、單邊帶希爾伯特濾波器,實(shí)現(xiàn)了 2/4/8/16ASK調(diào)制、4/16/64/256QAM調(diào)制、DPSK調(diào)制、FSK/MSK 調(diào)制。5)對(duì)高階調(diào)制信號(hào)發(fā)生器進(jìn)行了軟件設(shè)計(jì),基于Nios SBT for Eclipse搭建了 uC/OSII操作系統(tǒng)和移植了 uC/GUI圖形界面,設(shè)計(jì)了主控制界面。6)搭建系統(tǒng)測(cè)試平臺(tái),測(cè)試結(jié)果表明,本文設(shè)計(jì)的高階調(diào)制信號(hào)發(fā)生器能夠正確的產(chǎn)生各類調(diào)制信號(hào),達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)。
[Abstract]:With the development of modern satellite communication blind equalization technology, blind equalization system has entered the stage of industrialization. In order to test the blind equalization system, it is necessary to set up a complete electronic measurement system. The complete electronic measurement system of satellite communication blind equalization technology consists of signal source, analog channel and blind equalization receiver. This paper is responsible for the design of the front end vector signal generator. The high-end vector modulation signal generator in the market has high cost and poor portability, while the low end vector modulation signal generator has single modulation function and low precision. Aiming at these problems, this paper designs a vector signal source with high or low cost. The main work is as follows: (1) comparing and analyzing the shortage of traditional modulation signal generation scheme. In this paper, the modulation signal generation scheme of FPGA digital quadrature up-conversion chip AD9957 is adopted. The baseband generation module is built by FPGA internal digital logic to process the signal with up to 200MHz quadrature up-conversion. 2) using a 7-inch capacitive screen to realize the man-machine friendly operation interface and build a Nios soft core system. The embedded platform for the operating system and graphics library is established. The baseband control IPs are designed based on Avalon bus and the display IPs are designed based on the timing rules. The highly portable. 3) timing convergence design of the system is realized, and the parallel output timing of AD9957 is constrained. The results show that the maximum working frequency of the FPGA baseband generation module is 100 MHz. The IQ link matching analysis is carried out to ensure the stable and orderly operation of the system. 4) the variable parameter pulse shaping filter and the single sideband Hilbert filter are designed for the FPGA internal baseband generation module. 2 / 4 / 8 / 16 ASK modulation 4 / 16 / 64 / 256 QAM modulation / DPSK modulation / FSKR / MSK modulation .5) High order modulation signal generator was designed. Based on Nios SBT for Eclipse, the uC/OSII operating system was built and the uC/GUI graphic interface was transplanted. The test results show that the high-order modulation signal generator designed in this paper can produce all kinds of modulation signals correctly and achieve the desired design goal.
【學(xué)位授予單位】：南京信息工程大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN927.2

【參考文獻(xiàn)】

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本文編號(hào)：1571126