本文關(guān)鍵詞：基于FPGA和DDR的高效率矩陣轉(zhuǎn)置方法　出處：《現(xiàn)代雷達(dá)》2017年04期 　論文類(lèi)型：期刊論文

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【摘要】：用可編程門(mén)陣列(FPGA)作為主處理芯片實(shí)現(xiàn)雷達(dá)信號(hào)處理時(shí),大階數(shù)矩陣轉(zhuǎn)置經(jīng)常由于雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)的跳行訪問(wèn)速率而成為系統(tǒng)處理速率的瓶頸。文中分析了DDR的讀寫(xiě)機(jī)制,對(duì)DDR讀寫(xiě)時(shí)間的組成進(jìn)行了定量分析,提出了一種提高矩陣轉(zhuǎn)置效率的分塊式矩陣轉(zhuǎn)置方法。該方法采用矩陣分塊技術(shù),使矩陣轉(zhuǎn)置時(shí)DDR的讀寫(xiě)速率得以均衡,從而提高DDR讀寫(xiě)的平均效率。文中提供了矩陣轉(zhuǎn)置效率的實(shí)驗(yàn)室實(shí)測(cè)數(shù)據(jù),驗(yàn)證了該方法的有效性。該方法已在工程實(shí)踐中得到了成功的應(yīng)用。
[Abstract]:Using programmable gate array (FPGA) as the main processing chip to realize radar signal processing. High-order matrix transpose is often the bottleneck of system processing rate due to the hopping access rate of double rate synchronous dynamic random access memory (DDR). The mechanism of reading and writing of DDR is analyzed in this paper. The composition of DDR reading and writing time is quantitatively analyzed, and a block matrix transposing method is proposed to improve the efficiency of matrix transposition. The reading and writing rate of DDR can be balanced when matrix transposing, and the average efficiency of DDR reading and writing can be improved. The laboratory measured data of matrix transpose efficiency are provided in this paper. The validity of the method has been verified and the method has been successfully applied in engineering practice.
【作者單位】： 南京電子技術(shù)研究所;
【分類(lèi)號(hào)】：TN791;TN957.51
【正文快照】： 0引言雷達(dá)信號(hào)處理的實(shí)時(shí)性使其對(duì)系統(tǒng)的處理速度有著嚴(yán)格的要求[1-2]。近年來(lái),隨著處理規(guī)模的增加,而中央處理器(CPU)主頻難以進(jìn)一步提升,無(wú)法再滿(mǎn)足雷達(dá)信號(hào)處理的高速要求。因此,以大規(guī)�？删幊涕T(mén)陣列(FPGA)代替CPU作為雷達(dá)信號(hào)處理的主處理芯片,成為一種新興的解決方案[3-

【相似文獻(xiàn)】

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1 胡天馳;基于FPGA的矩陣算法IP核技術(shù)研究[D];浙江大學(xué);2016年

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本文編號(hào)：1379457