本文關鍵詞：基于FPGA和DDR的高效率矩陣轉置方法　出處：《現(xiàn)代雷達》2017年04期 　論文類型：期刊論文

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【摘要】：用可編程門陣列(FPGA)作為主處理芯片實現(xiàn)雷達信號處理時,大階數(shù)矩陣轉置經(jīng)常由于雙倍速率同步動態(tài)隨機存儲器(DDR)的跳行訪問速率而成為系統(tǒng)處理速率的瓶頸。文中分析了DDR的讀寫機制,對DDR讀寫時間的組成進行了定量分析,提出了一種提高矩陣轉置效率的分塊式矩陣轉置方法。該方法采用矩陣分塊技術,使矩陣轉置時DDR的讀寫速率得以均衡,從而提高DDR讀寫的平均效率。文中提供了矩陣轉置效率的實驗室實測數(shù)據(jù),驗證了該方法的有效性。該方法已在工程實踐中得到了成功的應用。
[Abstract]:Using programmable gate array (FPGA) as the main processing chip to realize radar signal processing. High-order matrix transpose is often the bottleneck of system processing rate due to the hopping access rate of double rate synchronous dynamic random access memory (DDR). The mechanism of reading and writing of DDR is analyzed in this paper. The composition of DDR reading and writing time is quantitatively analyzed, and a block matrix transposing method is proposed to improve the efficiency of matrix transposition. The reading and writing rate of DDR can be balanced when matrix transposing, and the average efficiency of DDR reading and writing can be improved. The laboratory measured data of matrix transpose efficiency are provided in this paper. The validity of the method has been verified and the method has been successfully applied in engineering practice.
【作者單位】： 南京電子技術研究所;
【分類號】：TN791;TN957.51
【正文快照】： 0引言雷達信號處理的實時性使其對系統(tǒng)的處理速度有著嚴格的要求[1-2]。近年來,隨著處理規(guī)模的增加,而中央處理器(CPU)主頻難以進一步提升,無法再滿足雷達信號處理的高速要求。因此,以大規(guī)模可編程門陣列(FPGA)代替CPU作為雷達信號處理的主處理芯片,成為一種新興的解決方案[3-

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1 胡天馳;基于FPGA的矩陣算法IP核技術研究[D];浙江大學;2016年

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本文編號：1379457