發(fā)布時間：2022-07-10 14:13

　　2012年,歐洲核子中心（CERN）宣布其大型強子對撞機LHC上的ATLAS和CMS實驗同時發(fā)現(xiàn)Higgs玻色子,這個重要成果直接獲得了 2013年的諾貝爾物理學獎。而整個粒子物理基礎(chǔ)科學也伴隨著這一歷史性的重大物理發(fā)現(xiàn)迎來了一個嶄新的時代。LHC實驗的下一步科學目標是精確測定Higgs粒子同時尋找超出標準模型以外的新粒子和新現(xiàn)象。為實現(xiàn)這一宏大的物理目標,整個LHC將進行大規(guī)模地升級,升級后的LHC將被命名為High-Luminosity LHC（HL-LHC）,并預期于2026年之后上線運行。升級之后,HL-LHC的亮度將從當前的1×1034cm-2s-1提升為7×1034cm-2s-1。如此高的亮度帶來的高事例率將會超過現(xiàn)行ATLAS Muon譜儀的設(shè)計極限。因此,ATLAS也將同步地進行升級,這一戰(zhàn)略升級將分為兩個階段,Phase Ⅰ和Phase Ⅱ。其中ATLAS升級的Phase Ⅰ的主要工作就是升級其Muon譜儀的端蓋區(qū)域,將Small Wheel替換為New Small Wheel（NSW）,并將NSW也加入到觸發(fā)鏈路中,和Big Wheel協(xié)同進行觸發(fā)。升級后的NSW將... 

【文章頁數(shù)】：180 頁

【學位級別】：博士

【文章目錄】：
摘要
abstract
第1章 緒論
    1.1 ATLAS New Small Wheel升級
        1.1.1 大型強子對撞機LHC及ATLAS探測器
        1.1.2 ATLAS Muon譜儀及其端蓋Wheel
        1.1.3 ATLAS升級與New Small Wheel
    1.2 sTGC探測器
    1.3 sTGC探測器的前端電子學
        1.3.1 sTGC前端電子學及其特點
        1.3.2 sTGC前端板
    1.4 sTGC前端電子學的研制所面臨的挑戰(zhàn)
    1.5 本文主要研究內(nèi)容
第2章 sTGC前端電子學系統(tǒng)需求分析
    2.1 NSW sTGC電子學總系統(tǒng)結(jié)構(gòu)
    2.2 NSW sTGC前端電子學系統(tǒng)需求
        2.2.1 電荷讀出需求
        2.2.2 觸發(fā)通路需求
        2.2.3 讀出通路需求
        2.2.4 監(jiān)控通路需求
        2.2.5 sTGC探測器與前端電子學的高密度配接需求
        2.2.6 運行環(huán)境需求
    2.3 NSW sTGC前端電子學總體設(shè)計
        2.3.1 總體方案
        2.3.2 抗輻照關(guān)鍵ASIC
        2.3.3 不同尺寸的sTGC探測器所需VMM數(shù)量分析
        2.3.4 不同尺寸的sTGC探測器所需ROC數(shù)量分析
        2.3.5 技術(shù)指標總結(jié)
        2.3.6 關(guān)鍵技術(shù)
        2.3.7 技術(shù)路線
第3章 sTGC前端電子學設(shè)計
    3.1 sTGC前端板總體結(jié)構(gòu)與器件依賴關(guān)系
    3.2 sTGC前端板總體布局
    3.3 前端輸入電路設(shè)計
        3.3.1 前端通道定義與GFZ接插件
        3.3.2 前端ESD保護電路設(shè)計
        3.3.3 VMM前端網(wǎng)絡(luò)設(shè)計
    3.4 電源設(shè)計
        3.4.1 sTGC前端板功耗分析
        3.4.2 電源方案選擇
        3.4.3 FEAST電源模塊的原理圖設(shè)計
        3.4.4 FEAST電源模塊的電感選型
        3.4.5 FEAST電源模塊的電磁屏蔽設(shè)計
        3.4.6 FEAST電源模塊的散熱設(shè)計
        3.4.7 FEAST電源模塊的Layout及其噪聲優(yōu)化
        3.4.8 sTGC前端板上FEAST電源模塊的功率分配
        3.4.9 2.5V電源的設(shè)計與抗輻照驗證
    3.5 ASIC外圍設(shè)計
        3.5.1 ASIC的同步與復位
        3.5.2 VMM和TDS間高密度布線設(shè)計
        3.5.3 TDS高速信號布線設(shè)計
        3.5.4 VMM配置電路設(shè)計
        3.5.5 TDS與ROC的配置電路設(shè)計
    3.6 監(jiān)測電路設(shè)計
        3.6.1 VMM模擬信號的監(jiān)測
        3.6.2 度監(jiān)測電路設(shè)計
        3.6.3 sTGC前端板的監(jiān)測信息小結(jié)
    3.7 通信接口設(shè)計
        3.7.1 板間通信電纜與接插件
        3.7.2 sFEB-Pad Trigger接口的fanout設(shè)計與時序補償
        3.7.3 通信接口的額外ESD保護
    3.8 層疊結(jié)構(gòu)設(shè)計
    3.9 sTGC前端板的歷史版本
第4章 sTGC前端電子學的測試系統(tǒng)搭建
    4.1 sTGC前端板測試系統(tǒng)的設(shè)計需求
    4.2 測試系統(tǒng)硬件設(shè)計
        4.2.1 總體框圖
        4.2.2 FPGA資源需求與選型
        4.2.3 FPGA-MCU混合架構(gòu)
        4.2.4 千兆網(wǎng)通信接口
        4.2.5 時鐘分發(fā)模塊
        4.2.6 外部觸發(fā)接口電路
        4.2.7 電源設(shè)計
    4.3 測試系統(tǒng)固件設(shè)計
    4.4 測試系統(tǒng)上位機軟件設(shè)計
        4.4.1 上位機軟件功能要求
        4.4.2 上位機軟件架構(gòu)
        4.4.3 自動測試主界面
        4.4.4 ASIC配置界面
        4.4.5 數(shù)據(jù)采集與顯示界面
        4.4.6 任務(wù)狀態(tài)與日志界面
第5章 sTGC前端板的測試
    5.1 電子學測試
        5.1.1 功耗與散熱測試
        5.1.2 噪聲測試
        5.1.3 TTC控制流解碼測試
        5.1.4 ASIC配置功能測試
        5.1.5 模擬通道基線測試
        5.1.6 電荷注入測試
        5.1.7 時間測量測試
        5.1.8 觸發(fā)數(shù)據(jù)功能測試
        5.1.9 熱循環(huán)穩(wěn)定性測試
    5.2 以色列Weizmann研究所的sTGC探測器集成測試
        5.2.1 測試環(huán)境
        5.2.2 噪聲測試
        5.2.3 Readout chain數(shù)字讀出
        5.2.4 觸發(fā)鏈路的驗證
    5.3 CERN束流測試
        5.3.1 測試環(huán)境
        5.3.2 束流數(shù)據(jù)讀出
        5.3.3 探測效率
        5.3.4 Strip cluster大小分布
        5.3.5 探測器位置分辨率
    5.4 NSW電子學系統(tǒng)測試
    5.5 測試結(jié)果總結(jié)
第6章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻
致謝
在讀期間發(fā)表的學術(shù)論文與取得的其他研究成果



本文編號：3657833