隨著數(shù)據(jù)庫承載的數(shù)據(jù)量不斷增長,信息處理系統(tǒng)對海量數(shù)據(jù)的快速查詢需求越來越多,對它的性能要求也越來越高。除了采用多核CPU實現(xiàn)數(shù)據(jù)庫加速外,CPU與FPGA、GPU、ASIC等芯片組成異構(gòu)系統(tǒng)可以充分利用它們協(xié)處理能力,提高數(shù)據(jù)查詢效率,已成為數(shù)據(jù)庫加速技術(shù)的一種發(fā)展趨勢。本文圍繞CPU和FPGA組成的異構(gòu)數(shù)據(jù)庫加速系統(tǒng),根據(jù)數(shù)據(jù)庫數(shù)據(jù)離散分布在CPU內(nèi)存空間的特點,設(shè)計了 CPU設(shè)備驅(qū)動軟件與FPGA硬件查詢算法之間的數(shù)據(jù)鏈路及其多隊列協(xié)議。根據(jù)該協(xié)議完成了硬件邏輯架構(gòu)及各個隊列協(xié)議解析模塊設(shè)計,并通過行為仿真驗證了功能的正確性。利用FPGA動態(tài)部分可重構(gòu)技術(shù)實現(xiàn)了排序、連接、過濾等數(shù)據(jù)庫加速功能實時在線擴展。經(jīng)實驗驗證,在多線程并發(fā)操作讀寫隊列時,兩個隊列速度均達到了3150MB/s,為理論速度的84.5%以上,滿足設(shè)計要求。在大數(shù)據(jù)塊傳輸時,數(shù)據(jù)鏈路展現(xiàn)較高的性能,但在數(shù)據(jù)塊較小時,性能有所下降。 

【文章來源】：浙江大學(xué)浙江省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：82 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖２－１?ＰＣＩｅ的體系結(jié)構(gòu)??５??

圖２－２?ＰＣＩｅ總線的設(shè)備層??２．１．２．１物理層??

一邏輯子層接收部分的結(jié)構(gòu)組成

【參考文獻】：
期刊論文
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碩士論文
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本文編號：3403607