隨著集成電路的設(shè)計方法與制造技術(shù)的不斷發(fā)展及其應(yīng)用需求的迅速增長,片上系統(tǒng)(SoC)在嵌入式系統(tǒng)領(lǐng)域發(fā)揮著越來越重要的作用。但當(dāng)進(jìn)入深亞微米時代,傳統(tǒng)的以專用集成電路(ASIC)為核心的SoC設(shè)計方法由于其開發(fā)周期過長,無法滿足瞬息萬變的用戶需求,而以可配置可擴(kuò)展處理器為核心的SoC設(shè)計方法將解決這一問題。本文將針對當(dāng)前可配置可擴(kuò)展處理器幾個亟待解決的關(guān)鍵問題展開深入研究。 首先,本文提出了一種基于傳輸觸發(fā)體系結(jié)構(gòu)的完全可配置可擴(kuò)展T*CORE處理器模板,為后續(xù)研究構(gòu)建了底層硬件基礎(chǔ)。進(jìn)而,本文提出了面向T*CORE的自動化軟硬件協(xié)同設(shè)計流程與方法,通過該流程設(shè)計者可快速完成T*CORE處理器體系結(jié)構(gòu)定制、高層次建模、相關(guān)軟件工具及邏輯網(wǎng)表的自動生成等任務(wù)。 高效的編譯器是充分發(fā)揮T*CORE處理器性能的關(guān)鍵。本文提出了基于中間語言格式的T*CORE可重定目標(biāo)編譯器架構(gòu)。對于架構(gòu)中的寄存器分配任務(wù),本文引入線性掃描算法解決了傳統(tǒng)算法中存在的時間復(fù)雜度和空間復(fù)雜度過高,變量對于寄存器壓力較大等問題。針對指令調(diào)度任務(wù),本文首先提出了一種基于操作的關(guān)鍵路徑與表調(diào)度混合算法,但該算法屬于局部最...

【文章頁數(shù)】：131 頁

【學(xué)位級別】：博士

【文章目錄】：
中文摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景、目的和意義
    1.2 可配置可擴(kuò)展處理器的研究現(xiàn)狀及面臨的問題
    1.3 本文主要研究工作和創(chuàng)新之處
    1.4 論文結(jié)構(gòu)
第二章 可配置可擴(kuò)展處理器研究基礎(chǔ)
    2.1 可配置性和可擴(kuò)展性
        2.1.1 可配置性
        2.1.2 可擴(kuò)展性
    2.2 基于可配置可擴(kuò)展處理器的SoC 設(shè)計方法
    2.3 指令集并行與傳輸觸發(fā)體系結(jié)構(gòu)
        2.3.1 指令級并行
        2.3.2 傳輸觸發(fā)體系結(jié)構(gòu)
    2.4 與機(jī)器相關(guān)編譯器優(yōu)化
        2.4.1 基本塊和控制流分析
        2.4.2 指令調(diào)度與數(shù)據(jù)依賴分析
        2.4.3 數(shù)據(jù)流分析
        2.4.4 寄存器分配與指派
    2.5 電子系統(tǒng)級設(shè)計
第三章 可配置可擴(kuò)展T*CORE 處理器及軟硬件協(xié)同設(shè)計流程
    3.1 T*CORE 處理器架構(gòu)與邏輯設(shè)計
        3.1.1 T*CORE 處理器總體架構(gòu)
        3.1.2 T*CORE 核心計算組件
        3.1.3 T*CORE 處理器流水線策略
        3.1.4 T*CORE 處理器指令格式
        3.1.5 T*CORE 處理器指令控制單元IFETCH
        3.1.6 T*CORE 處理器功能單元FU
        3.1.7 T*CORE 處理器SoCket 及控制寄存器CTRL_REG
        3.1.8 T*CORE 處理器硬循環(huán)機(jī)制
    3.2 基于T*CORE 處理器軟硬件協(xié)同設(shè)計流程
    3.3 本章小結(jié)
第四章 面向T*CORE 處理器可重定目標(biāo)編譯器的研究
    4.1 問題提出
    4.2 T*CORE 處理器的可重定目標(biāo)編譯器框架
    4.3 基于線性掃描的全局寄存器分配
        4.3.1 基于線性掃描的全局寄存器分配算法關(guān)鍵概念描述
        4.3.2 基于線性掃描的全局寄存器分配算法的設(shè)計與實現(xiàn)
        4.3.3 實驗結(jié)果與分析
    4.4 基于操作的表調(diào)度與關(guān)鍵路徑混合指令調(diào)度算法
        4.4.1 基于操作的表調(diào)度與關(guān)鍵路徑混合指令調(diào)度策略
        4.4.2 數(shù)據(jù)計算類操作的調(diào)度策略
        4.4.3 實驗結(jié)果與分析
    4.5 遺傳算法在T*CORE 處理器編譯器中的應(yīng)用
        4.5.1 面向T*CORE 處理器指令調(diào)度的數(shù)學(xué)描述
        4.5.2 面向T*CORE 處理器指令調(diào)度的遺傳算法框架
        4.5.3 實驗結(jié)果與分析
    4.6 本章小結(jié)
第五章 基于T*CORE 處理器電子系統(tǒng)級建模的研究
    5.1 問題提出
    5.2 T*CORE 處理器電子系統(tǒng)級模型框架
    5.3 處理器狀態(tài)模型
    5.4 仿真核模型
    5.5 指令集自定義及架構(gòu)解析模型
    5.6 T*CORE 處理器電子系統(tǒng)級模型功能驗證及性能評估
    5.7 本章小結(jié)
第六章 基于T*CORE 處理器指令壓縮的研究
    6.1 問題提出
    6.2 T*CORE 處理器空操作復(fù)用設(shè)計
    6.3 基于熵編碼和馬爾可夫模型的T*CORE 處理器指令壓縮
        6.3.1 基于查找表算術(shù)編碼
        6.3.2 基于馬爾可夫鏈的概率模型
    6.4 實驗結(jié)果與分析
    6.5 本章小結(jié)
第七章 基于T*CORE 處理器音頻處理SoC 設(shè)計
    7.1 MP3 解碼流程及軟件優(yōu)化
        7.1.1 MP3 解碼流程
        7.1.2 MP3 解碼軟件功能優(yōu)化
    7.2 面向音頻處理的SoC 架構(gòu)及軟硬件功能劃分
    7.3 音頻處理SoC 中T*CORE 處理器的設(shè)計
        7.3.1 音頻處理SoC 中T*CORE A0424v1 處理器架構(gòu)
        7.3.2 T*CORE A0424v1 處理器特殊功能單元
        7.3.3 T*CORE A0424v1 處理器指令格式
    7.4 T*CORE A0424v1 處理器物理實現(xiàn)及性能分析
    7.5 本章小結(jié)
第八章 總結(jié)與展望
參考文獻(xiàn)
發(fā)表論文和科研情況說明
致謝



本文編號：3864082