發(fā)布時間：2021-11-09 02:41

　　現(xiàn)有的中央處理器（Central Processing Unit,CPU）只有指令執(zhí)行功能,存在安全機制不健全等問題。為防止CPU遭到惡意代碼的攻擊,提出一種對CPU預(yù)提交的指令邏輯進行控制的安全CPU架構(gòu)設(shè)計。通過在CPU的取指、譯碼、調(diào)度、發(fā)射、執(zhí)行、提交、ICache、發(fā)射隊列IQ、ROB和內(nèi)存接口等階段對其指令和操作數(shù)進行監(jiān)控,對CPU每條指令進行控制,實現(xiàn)信息安全機制下沉,從而發(fā)現(xiàn)并阻止惡意指令,防范惡意代碼,提升計算機的信息安全保障能力。 

【文章來源】：上海船舶運輸科學(xué)研究所學(xué)報. 2020,43(02)

【文章頁數(shù)】：5 頁

【部分圖文】：

Intel CPU架構(gòu)權(quán)限分層

TrustZone模式下2種并行安全環(huán)境示意

指令邏輯控制CPU安全架構(gòu)總體設(shè)計方案見圖3,其中:取指、譯碼、調(diào)度、發(fā)射、執(zhí)行、提交、ICache、發(fā)射隊列IQ、ROB和內(nèi)存接口屬于基本CPU流水線及部件;預(yù)提交、提交控制邏輯、譯碼控制邏輯、調(diào)度控制邏輯、發(fā)射控制邏輯、執(zhí)行控制邏輯、邏輯控制平臺、配置寄存器組、控制寄存器、數(shù)據(jù)寄存器、異常單元和中斷單元共同構(gòu)成指令邏輯控制安全CPU的運行控制平臺。在CPU中執(zhí)行指令過程中,指令解析單元、內(nèi)存序列控制單元、邏輯關(guān)聯(lián)關(guān)系控制單元和堆棧控制單元不斷更新指令、堆棧、內(nèi)存和邏輯關(guān)聯(lián)信息。在預(yù)提交階段,指令傳輸?shù)竭壿嬁刂破脚_,由其分發(fā)給譯碼控制邏輯、調(diào)度控制邏輯、發(fā)射控制邏輯和執(zhí)行控制邏輯,這些邏輯根據(jù)指令、堆棧、內(nèi)存和邏輯關(guān)聯(lián)信息對指令的安全性進行分析判斷。若該指令是惡意指令,則相應(yīng)的控制邏輯向邏輯控制平臺報告異常,邏輯控制平臺通知提交控制邏輯,阻斷該惡意指令的提交,并向操作系統(tǒng)上報中斷;若發(fā)生了篡改行為,則向邏輯控制平臺上報中斷,由邏輯控制平臺向操作系統(tǒng)上報中斷。在判斷指令的安全性時,操作系統(tǒng)通過操作配置寄存器組、控制寄存器和數(shù)據(jù)寄存器,實現(xiàn)對安全CPU的配置及其狀態(tài)的讀取。

【參考文獻】：
期刊論文
[1]安全虛擬機監(jiān)視器的形式化驗證研究[J]. 陳昊,羅蕾,李允,陳麗蓉.  計算機科學(xué). 2019(03)



本文編號：3484467