浮點(diǎn)除法部件是高性能微處理器的核心部件之一,其速度往往成為該處理器性能提高的瓶頸。因此,對(duì)于高性能浮點(diǎn)除法部件的研究與設(shè)計(jì)具有廣泛的應(yīng)用價(jià)值和重要的實(shí)際意義。本文研究成果主要包括以下幾點(diǎn):1.分析高性能浮點(diǎn)除法算法,設(shè)計(jì)實(shí)現(xiàn)適合X處理器要求的基-4 SRT浮點(diǎn)除法部件;2.指數(shù)通路通過(guò)分時(shí)復(fù)用12位超前進(jìn)位加法器分別計(jì)算被除數(shù)與除數(shù)的差值、差值減1以及差值加1,之后根據(jù)中間商數(shù)的規(guī)格化結(jié)果選擇除法結(jié)果的指數(shù)形式;3.對(duì)浮點(diǎn)除法部件進(jìn)行優(yōu)化設(shè)計(jì),將飛速轉(zhuǎn)換技術(shù)應(yīng)用到X處理器,實(shí)時(shí)的將符號(hào)集商數(shù)轉(zhuǎn)換為標(biāo)準(zhǔn)的二進(jìn)制補(bǔ)碼形式;4.整個(gè)設(shè)計(jì)通過(guò)初級(jí)特殊數(shù)據(jù)、邊界數(shù)據(jù)、IEEE CC754標(biāo)準(zhǔn)測(cè)試向量集以及海量隨機(jī)數(shù)據(jù)測(cè)試,驗(yàn)證了設(shè)計(jì)的正確性。該浮點(diǎn)除法部件求解單精度浮點(diǎn)除法需要14拍,雙精度浮點(diǎn)除法需要29拍;在0.13μmCMOS工藝下,其工作頻率達(dá)到700MHz以上。本課題內(nèi)容做為“高性能X處理器”的一部分,設(shè)計(jì)結(jié)果直接應(yīng)用于工程。 

【文章來(lái)源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：74 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

循環(huán)組件架構(gòu)

以通過(guò) Robertson 圖的形式來(lái)表示（如圖 2.3）。對(duì)于 n 位輸入的操恢復(fù)余數(shù)法需要 n 次加法/減法操作和移位操作來(lái)產(chǎn)生最終的商數(shù)和恢復(fù)余數(shù)法而言，其商選擇函數(shù)簡(jiǎn)化，設(shè)計(jì)實(shí)現(xiàn)所需要的硬件資源同時(shí)單次循環(huán)所需要的硬件以及計(jì)算時(shí)間也大大的減少。但是與不法器相似，該方法基-2 實(shí)現(xiàn)的除法器是不可實(shí)現(xiàn)。[ ][ ]1 2 0;1 2 0.if w jif w j <≥

中可以直接從功能單元直接獲取某些數(shù)據(jù)的運(yùn)算結(jié)果，進(jìn)而增。該算法自動(dòng)匹配乘法序列長(zhǎng)度，同時(shí)縮小面積和延遲。目前法有：自定時(shí)法（self-timing）、結(jié)果緩存法（result caches）rocal Caches）、跳位法（bit-skipping）以及商預(yù)測(cè)法（speculation時(shí)法電路[17]（如圖 2.5）避免使用分布的全局時(shí)鐘信號(hào)，去除了差情況等同步電路所必需的時(shí)鐘余量，所以可以極大提高電路一個(gè)自定時(shí)模塊而言，其可以通過(guò)全局時(shí)鐘產(chǎn)生器生成一個(gè)內(nèi)對(duì)于完全異步模塊之間通過(guò)局部控制通訊。自定時(shí)電路如表以延遲不敏感風(fēng)格為例，其需要匹配信號(hào)延遲。特別是由于度以及數(shù)據(jù)相關(guān)性等諸多原因，設(shè)計(jì)高可靠性的自定時(shí)電路相遲不敏感電路則需要四個(gè)相位的握手協(xié)議，和一個(gè)雙軌的信號(hào)


本文編號(hào)：3447304