發(fā)布時(shí)間：2017-05-24 01:00

  本文關(guān)鍵詞：功率VDMOS設(shè)計(jì)與優(yōu)化方法的研究，，由筆耕文化傳播整理發(fā)布。

【摘要】：近幾年功率MOs管和功率集成電路的發(fā)展越來(lái)越快,在汽車電子、變頻器、開關(guān)電源、電機(jī)調(diào)速器、高頻振蕩器等領(lǐng)域的應(yīng)用也越來(lái)越廣,為了滿足人們的需求陸續(xù)研制出了各種結(jié)構(gòu)的功率VDMOS場(chǎng)效應(yīng)晶體管有超結(jié)結(jié)構(gòu)、半超結(jié)結(jié)構(gòu)等。這些新型結(jié)構(gòu)的出現(xiàn)無(wú)不是為了提高功率VDMOS的擊穿電壓,降低導(dǎo)通電阻,提高開關(guān)頻率這些重要的性能指標(biāo)。功率VDMOS的設(shè)計(jì)主要需要考慮的就是器件的結(jié)構(gòu)和工藝,新型結(jié)構(gòu)的出現(xiàn)都是在傳統(tǒng)結(jié)構(gòu)的VDMOS基礎(chǔ)上進(jìn)行改進(jìn)而來(lái)的,但是縱觀近幾年功率VDMOS的發(fā)展,新結(jié)構(gòu)的提出僅僅只是改變了某一項(xiàng)性能而已,并且在工藝上也有較大的難度制作成本也增高。本文在傳統(tǒng)功率VDMOS結(jié)構(gòu)的基礎(chǔ)上從器件的結(jié)構(gòu)參數(shù)入手,針對(duì)在不同的結(jié)構(gòu)參數(shù)下研究器件性能的改變。主要包括：擊穿電壓和導(dǎo)通電阻的影響因素、器件各結(jié)構(gòu)參數(shù)對(duì)縱向電場(chǎng)的影響、源漏之間寄生電容的影響因素。(1)擊穿電壓和導(dǎo)通電阻的影響因素：通過(guò)修改器件的外延層厚度與外延層摻雜濃度仿真在不同的結(jié)構(gòu)尺寸下?lián)舸╇妷汉蛯?dǎo)通電阻的變化趨勢(shì),在固定的參數(shù)范圍內(nèi)使器件的擊穿電壓盡量大,導(dǎo)通電阻盡量小。并且進(jìn)行對(duì)比分析,得到最佳的設(shè)計(jì)參數(shù)和最優(yōu)的設(shè)計(jì)方法。(2)器件的縱向電場(chǎng)：修改器件的外延層厚度、外延層摻雜濃度、P-body間距、P-body結(jié)深、柵源電壓、源漏電壓仿真得到在不同的尺寸下VDMOS垂直方向上電場(chǎng)的分布和最大電場(chǎng)點(diǎn)位置的改變,并且定性的給出電場(chǎng)隨這些參數(shù)的變化規(guī)律。(3)源漏電極之間寄生電容的影響因素：改變VDMOS的外延層厚度、外延層摻雜濃度和柵源電壓,在不同的尺寸下仿真其C-V特性曲線,分析得到VDMOS源漏之間的寄生電容隨外延層厚度、外延層摻雜濃度、柵源電壓變化的規(guī)律。為了盡量增大其開關(guān)頻率,減小電極間的寄生電容,根據(jù)分析得到最佳的設(shè)計(jì)尺寸,優(yōu)化器件的性能。
【關(guān)鍵詞】：VDMOS 縱向電場(chǎng) 擊穿電壓 導(dǎo)通電阻 寄生電容
【學(xué)位授予單位】：北方工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN386
【目錄】：

• 摘要3-4
• Abstract4-8
• 引言8-10
• 第一章 緒論10-16
• 1.1 功率器件的發(fā)展概況10-12
• 1.2 國(guó)內(nèi)外發(fā)展現(xiàn)狀12-13
• 1.3 本課題研究主要內(nèi)容13-14
• 1.4 本課題研究目的與意義14-16
• 第二章 VDMOS工藝原理與結(jié)構(gòu)的建立16-20
• 2.1 VDMOS工藝與原理16-17
• 2.2 VDMOS的I-V特性17-18
• 2.3 VDMOS器件結(jié)構(gòu)的建立與仿真18-20
• 第三章 VDMOS擊穿電壓與導(dǎo)通電阻的研究20-28
• 3.1 擊穿電壓與導(dǎo)通電阻的主要影響因素20-26
• 3.1.1 外延層厚度對(duì)擊穿電壓和導(dǎo)通電阻的影響20-25
• 3.1.2 外延層摻雜濃度對(duì)擊穿電壓和導(dǎo)通電阻的影響25-26
• 3.2 本章研究結(jié)果對(duì)VDMOS設(shè)計(jì)優(yōu)化的指導(dǎo)作用26-27
• 3.3 本章小結(jié)27-28
• 第四章 VDMOS的電場(chǎng)分布與準(zhǔn)飽和效應(yīng)28-42
• 4.1 電場(chǎng)對(duì)器件性能的影響28-29
• 4.2 外延層厚度對(duì)電場(chǎng)分布的影響29-31
• 4.3 外延層摻雜濃度對(duì)電場(chǎng)分布的影響31-33
• 4.4 P-body間距對(duì)電場(chǎng)分布的影響33-34
• 4.5 P-body結(jié)深對(duì)電場(chǎng)分布的影響34-37
• 4.6 柵源電壓(V_(GS))改變對(duì)VDMOS電場(chǎng)的影響37-39
• 4.7 源漏電壓(V_(DS))改變對(duì)VDMOS電場(chǎng)的影響39-40
• 4.8 本章研究結(jié)果對(duì)VDMOS設(shè)計(jì)優(yōu)化的指導(dǎo)作用40-41
• 4.9 本章小結(jié)41-42
• 第五章 定量分析結(jié)構(gòu)參數(shù)對(duì)擊穿電壓和導(dǎo)通電阻的影響42-43
• 5.1 外延層厚度對(duì)擊穿電壓和導(dǎo)通電阻影響的定量分析42
• 5.2 外延層摻雜濃度對(duì)擊穿電壓和導(dǎo)通電阻影響的定量分析42-43
• 第六章 VDMOS寄生電容的研究43-49
• 6.1 外延層厚度對(duì)源漏之間電容分布的影響44-45
• 6.2 外延層摻雜濃度對(duì)源漏之間電容分布的影響45-46
• 6.3 柵源電壓(V_(GS))對(duì)源漏之間電容分布的影響46-48
• 6.4 本章小結(jié)48-49
• 第七章 結(jié)論49-51
• 參考文獻(xiàn)51-55
• 在學(xué)期間的研究成果55-56
• 致謝56

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