伴隨著集成電路的迅速發(fā)展,高速數(shù)字系統(tǒng)的內(nèi)部時鐘頻率不斷上升,電流瞬變幅度與速度的逐漸提高,供電電壓的不斷下降,這使電壓噪聲振幅變大而絕對容限降低。因此,準(zhǔn)確評估電壓噪聲并制定有效的電源分配網(wǎng)絡(luò)（Power Distribution Network,PDN）去耦方案,對保證整個高速數(shù)字系統(tǒng)的高效性能極其重要。目前,基于頻域目標(biāo)阻抗法的PDN設(shè)計技術(shù)是業(yè)界評估PDN設(shè)計優(yōu)劣的代表性方法,其存在的問題是高頻區(qū)域的阻抗描述精度不夠,導(dǎo)致PDN過度設(shè)計。而PDN時域設(shè)計雖然能夠通過解析式更加準(zhǔn)確描述電壓噪聲,但是設(shè)計中典型的集總電路模型經(jīng)過n級的級聯(lián)后,需要建立2n階微分方程,根本無法直接計算電壓噪聲的時域解析表達式。另外,從集總電路模型入手進行去耦網(wǎng)絡(luò)的設(shè)計,忽略了高頻時電路設(shè)計的分布式效應(yīng),尤其忽視了受電容器件布局位置影響的回路電感在高頻區(qū)域?qū)﹄娐返挠绊憽；谏鲜鰡栴},本文首先介紹PDN的結(jié)構(gòu)組成以及常見的去耦設(shè)計方法。在此基礎(chǔ)上引出復(fù)雜板級PDN集總電路模型,然后對其進行合理的等效簡化,使求解噪聲時域解析式成為可能。再以帶有上升邊的階躍電流為輸入激勵源,理論推導(dǎo)出含有一種到多種去耦電容支... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：76 頁

【學(xué)位級別】：碩士

【部分圖文】：

CadencePCBPI軟件中仿真VRM頻域阻抗曲線

圖2.7 Cadence PCB PI 中仿真 CAP_NOP_0603 不同電容的頻域阻抗曲線2.3 電源地平面電源地平面是高速電路系統(tǒng)的 PDN 中功率傳輸性能最良好的部分，它的有效工作頻率非常高 它既能為信號返回電流提供低阻抗的返回路徑，充當(dāng)了具有穩(wěn)定性能的傳輸線，減小了因阻抗不匹配帶來的信號振鈴與反射，提高系統(tǒng)的信號完整性；還能夠作為大電容為高速系統(tǒng)中的 PDN 及時地提供能量以及低阻抗路徑，降低了電源地的軌道塌陷，提高系統(tǒng)的電源完整性；還有其半封閉式的平面結(jié)構(gòu)和等效電容能夠有效屏蔽高頻噪聲向外輻射，抑制其電磁輻射，增強系統(tǒng)的抗電磁干擾能力；能給元器件提供了穩(wěn)定的支撐結(jié)構(gòu)和較大的布局空間 因此，設(shè)計出具有良好性能的電源地平面對整個 PDN 系統(tǒng)尤為重要 電源地平面常被使用在多層的封裝與印刷電路板的 PDN 之中 在電源和地平面之間形成的靜態(tài)電容提供 天然 的低頻解耦電容器 然而，伴隨著頻率的增加，電源地平面結(jié)構(gòu)成為具有諧振腔平行板波導(dǎo) 它的諧振效應(yīng)會引起自阻抗和傳輸阻抗的[44]

電源地平面厚度為 1.4mil，介質(zhì)厚度為 4mil， 為 8.854pF， 為 4.5；帶入式(2-8)得 C 為 5.5257nF 圖2.9 仿真電源地平面疊層設(shè)置與電容計算

【參考文獻】：
期刊論文
[1]利用有效去耦上升時間選擇去耦電容的方法[J]. 劉洋,夏建強,初秀琴.  西安電子科技大學(xué)學(xué)報. 2018(04)
[2]IC封裝中引線鍵合互連特性分析[J]. 周燕,孫玲,景為平.  中國集成電路. 2006(11)

博士論文
[1]分布式電源分配網(wǎng)絡(luò)建模及去耦設(shè)計研究[D]. 王君.西安電子科技大學(xué) 2017
[2]高速數(shù)字電路電源分配網(wǎng)絡(luò)設(shè)計與噪聲抑制分析[D]. 丁同浩.西安電子科技大學(xué) 2012
[3]高速電路電源分配網(wǎng)絡(luò)設(shè)計與電源完整性分析[D]. 張木水.西安電子科技大學(xué) 2009



本文編號：3127496