【摘要】：瓷磚作為室內(nèi)外重要的建筑材料,已經(jīng)在全世界普遍使用。隨著生活水平的提高,人們對(duì)其質(zhì)量要求越來越高,尤其體現(xiàn)在顏色方面。然而,現(xiàn)有的瓷磚色差檢測(cè)都是在瓷磚生產(chǎn)過程最后階段由人工在常溫下檢測(cè),導(dǎo)致瓷磚檢測(cè)效率低、成品顏色均勻不一且產(chǎn)生資源和能源浪費(fèi)。為此,研究出一種覆蓋全過程、多環(huán)節(jié)的實(shí)時(shí)在線色差檢測(cè)系統(tǒng)具有重要的實(shí)際意義。本文在深入研究國(guó)內(nèi)外瓷磚色差檢測(cè)技術(shù)的基礎(chǔ)上,通過分析HSV和CIE LAB顏色空間色差檢測(cè)算法的特點(diǎn)及應(yīng)用范圍,并且結(jié)合生產(chǎn)瓷磚在線檢測(cè)特點(diǎn),首先對(duì)基于CIE LAB顏色空間的最小距離色差檢測(cè)算法進(jìn)行了改進(jìn),然后結(jié)合基于HSV顏色空間相似性度量的色差檢測(cè)算法,形成本文提出的聯(lián)合算法。在此基礎(chǔ)上,設(shè)計(jì)了一種基于FPGA的高溫瓷磚色差檢測(cè)系統(tǒng)。該系統(tǒng)以Altera公司的Cyclone IV系列EP4CE為核心控制單元,在Quartus 11 13.1的開發(fā)環(huán)境下采用純硬件描述語(yǔ)言Verilog HDL編程實(shí)現(xiàn)視頻圖像采集模塊、SDRAM數(shù)據(jù)存儲(chǔ)模塊、聯(lián)合色差檢測(cè)算法模塊、VGA顯示模塊以及電機(jī)設(shè)備控制模塊等,同時(shí)采用Modelsim和Signal Tap Ⅱ進(jìn)行相應(yīng)模塊的仿真和調(diào)試,從而實(shí)現(xiàn)了高溫瓷磚快速、準(zhǔn)確的檢測(cè)。最后,將檢測(cè)結(jié)果實(shí)時(shí)顯示于VGA顯示器、可控制電機(jī)剔除不合格瓷磚且報(bào)警提示。通過對(duì)不同顏色瓷磚在常溫下與高溫下的多組對(duì)比測(cè)試得出:基于FPGA視頻圖像的色差檢測(cè)處理速度可達(dá)到毫秒級(jí)別,滿足實(shí)時(shí)在線采集處理的需求;而本文提出的聯(lián)合色差檢測(cè)算法的檢測(cè)效果更加符合人眼視覺感知,有效的提高了瓷磚色差的檢測(cè)精度;在每個(gè)檢測(cè)點(diǎn)當(dāng)檢測(cè)到不合格瓷磚時(shí),及時(shí)控制電機(jī)設(shè)備剔除不合格高溫瓷磚,使不合格瓷磚不進(jìn)入下一生產(chǎn)過程,降低了生產(chǎn)能源、資源的浪費(fèi);有較好的實(shí)用意義。
【學(xué)位授予單位】：西安科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TP391.41;TQ174.76
【圖文】：

紅 橙 黃 綠 藍(lán) 紫圖 2.1 三類色彩纖維對(duì)光譜的吸收曲線的三種錐體細(xì)胞可分別感受紅光、綠光和藍(lán)光，由于這三類能力各不相同，所以才會(huì)使得錐體細(xì)胞對(duì)不同波長(zhǎng)的光產(chǎn)生的顏色完全由這三種細(xì)胞的不同比例決定。指兩個(gè)顏色樣本在彩度差、明度差和色相差上綜合表現(xiàn)出來色瓷磚顏色均勻度的重要指標(biāo)。在實(shí)際的工業(yè)生產(chǎn)中，都是準(zhǔn)為依據(jù)，完成相應(yīng)物體的色差評(píng)定。表 2.1 色差評(píng)判標(biāo)準(zhǔn)S 單位色差值 色差大小 人眼色差感覺0-0.5 微小色差 感覺極微0.5-1.5 小色差 感覺輕微1.5-3.0 較小色差 感覺明顯

用來定制各種專用電路，擺脫專用芯片的束縛；而且在部邏輯資源和寄存器資源來實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)。在視頻圖像處理系統(tǒng)中，處理速度是決定系統(tǒng)性能的關(guān)法主要有：算法優(yōu)化或改變實(shí)現(xiàn)算法的方式。而本文是FPGA 硬件平臺(tái)進(jìn)行算法處理，從而很好的保證了系統(tǒng)性術(shù)A 的基本結(jié)構(gòu)場(chǎng)可編程門陣列，是一個(gè)含有可編程元器件的半導(dǎo)體le Array Logic）、GAL（Generic Array Logic）、CPLD（Compl等可編程邏輯器件的基礎(chǔ)上進(jìn)一步發(fā)展而來的新型高性門/片以上[35]，屬于高密度的 PLD（Programmable Logic由三種可編程資源組成：輸入/輸出模塊 IOB（Input OuCLB（Configurable Logic Block）和互連資源 IR（Interco結(jié)構(gòu)如圖 2.2 所示：

10圖 2.3 FPGA 設(shè)計(jì)流程圖由圖 2.3 可知，F(xiàn)PGA 的開發(fā)流程具有迭代性，當(dāng)前一個(gè)設(shè)計(jì)環(huán)節(jié)出現(xiàn)問題時(shí)，可以考慮在流程上方尋找問題，靈活方便的實(shí)現(xiàn)整個(gè)設(shè)計(jì)。因此，在第五章的系統(tǒng)各模塊設(shè)計(jì)及實(shí)現(xiàn)中，都是在 Quartus II 13.1 的開發(fā)環(huán)境下采用 Verilog HDL 按照?qǐng)D 2.3 的流程

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本文編號(hào)：2759221