本文關(guān)鍵詞：基于多頻電阻抗測試的肺功能儀數(shù)據(jù)采集系統(tǒng)的軟件開發(fā)

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【摘要】：本文主要進行了基于多頻電阻抗測試的肺功能儀數(shù)據(jù)采集系統(tǒng)軟件方面的開發(fā)。該數(shù)據(jù)采集系統(tǒng)由上位機設(shè)定工作方式，給選定電極按照不同模式施加特定激勵信號，通過16路并行數(shù)據(jù)處理電路進行高精度、快速的數(shù)據(jù)采集，獲得的數(shù)據(jù)經(jīng)過ARM解調(diào)后傳送給上位機進行圖像重構(gòu)。論文主要完成了以下工作： 首先，基于電阻抗成像技術(shù)和系統(tǒng)的設(shè)計要求，闡述了系統(tǒng)的總體設(shè)計思路，并分別對串聯(lián)式、并聯(lián)式和分布式硬件系統(tǒng)結(jié)構(gòu)進行了描述。通過分析系統(tǒng)性能要求，確定了滿足系統(tǒng)要求的硬件結(jié)構(gòu)ARM+FPGA。 然后，根據(jù)ARM與FPGA的嵌入式開發(fā)過程，給出了系統(tǒng)的具體設(shè)計思路和工作過程，并根據(jù)信號發(fā)送處理模塊、電極選通模塊、信號接收處理模塊、時鐘和電源模塊、主控器和通信模塊共五個模塊具體的性能要求，選擇了滿足系統(tǒng)性能要求的主要器件。 其次，設(shè)計了帶通濾波器和電壓控制電流源兩個信號前處理電路，基于Multisim和搭建的實驗電路對電路性能進行了仿真和實驗驗證，結(jié)果表明，所設(shè)計電路能夠滿足系統(tǒng)性能要求。另外，還介紹并設(shè)計了主控器和通信模塊電路。 最后，論文基于VHDL語言，用FPGA設(shè)計實現(xiàn)了正弦波恒流源模塊、鎖相環(huán)模塊、可編程時鐘模塊、數(shù)模轉(zhuǎn)換器模塊、程控放大器模塊、模擬開關(guān)模塊、數(shù)據(jù)采集與數(shù)據(jù)緩存模塊和與ARM接口模塊。在Quartus II環(huán)境下，對上述模塊進行了時序仿真，，仿真結(jié)果驗證了所設(shè)計模塊功能的正確性。
【關(guān)鍵詞】：多頻率 電阻抗成像 FPGA VHDL
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：R318.6;TP274.2
【目錄】：

• 摘要3-4
• Abstract4-7
• 第一章 緒論7-13
• 1.1 引言7
• 1.2 肺功能電阻抗成像技術(shù)的發(fā)展歷史7-11
• 1.2.1 國外研究概況7-10
• 1.2.2 國內(nèi)研究概況10-11
• 1.3 本論文研究內(nèi)容與安排11-13
• 第二章 肺功能 EIT 原理及數(shù)據(jù)采集系統(tǒng)的總體設(shè)計13-21
• 2.1 本系統(tǒng)的原理及設(shè)計要求13-15
• 2.1.1 本系統(tǒng)的基本原理13-14
• 2.1.2 本系統(tǒng)的設(shè)計要求14-15
• 2.2 本系統(tǒng)的總體設(shè)計思路15-16
• 2.3 本系統(tǒng)的硬件結(jié)構(gòu)、主控制器和測量方式的選擇16-18
• 2.3.1 本系統(tǒng)的硬件結(jié)構(gòu)16-17
• 2.3.2 本系統(tǒng)主控制器的選擇17
• 2.3.3 本系統(tǒng)測量方式的選擇17-18
• 2.4 基于 ARM 與 FPGA 的嵌入式系統(tǒng)開發(fā)流程18-19
• 2.5 本系統(tǒng)的具體設(shè)計思路19-20
• 2.6 本章小結(jié)20-21
• 第三章 肺功能 EIT 數(shù)據(jù)采集系統(tǒng)的電路設(shè)計21-41
• 3.1 帶通濾波器21-31
• 3.1.1 有源濾波器和無源濾波器21-22
• 3.1.2 帶通濾波器類型的選取22
• 3.1.3 帶通濾波器的設(shè)計流程圖22-24
• 3.1.4 帶通濾波器的原理分析24-27
• 3.1.5 帶通濾波器器的器件選擇和設(shè)計27-31
• 3.2 電壓控制電流源31-35
• 3.2.1 電壓控制電流源類型的選擇31
• 3.2.2 電壓控制電流源的原理31-32
• 3.2.3 電壓控制電流源的具體實現(xiàn)32-35
• 3.3 主控器和通信模塊35-40
• 3.3.1 主控器模塊35-36
• 3.3.2 通信模塊36-39
• 3.3.3 ARM 和 FPGA 之間的接口39-40
• 3.4 本章小結(jié)40-41
• 第四章 肺功能 EIT 數(shù)據(jù)采集系統(tǒng)的 FPGA 實現(xiàn)41-61
• 4.1 正弦波恒流源模塊（DDS）42-47
• 4.1.1 DDS 模塊的基本原理42-43
• 4.1.2 DDS 模塊結(jié)構(gòu)43-44
• 4.1.3 DDS 模塊的設(shè)計44-47
• 4.2 鎖相環(huán)模塊（PLL）47-48
• 4.3 可編程時鐘模塊（ICS）48-53
• 4.3.1 可編程時鐘模塊的組成48-49
• 4.3.2 可編程時鐘模塊的配置49-52
• 4.3.3 可編程時鐘模塊的實現(xiàn)52-53
• 4.4 數(shù)模轉(zhuǎn)換器模塊(DAC)53-54
• 4.4.1 本模塊的結(jié)構(gòu)與功能53
• 4.4.2 本模塊的產(chǎn)生53-54
• 4.5 程控放大器模塊（PGA）54-56
• 4.6 模擬開關(guān)模塊（MAX336）56-57
• 4.7 數(shù)據(jù)采集與數(shù)據(jù)緩存模塊（AD9266）57-59
• 4.8 與 ARM 接口模塊（BUSIO）59
• 4.9 本章小結(jié)59-61
• 第五章 總結(jié)與展望61-63
• 致謝63-65
• 參考文獻65-69
• 附錄 A69-71
• 附錄 B71-72

【參考文獻】

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本文編號：742477