本文關(guān)鍵詞： 鎖相環(huán) 60 GHz CMOS VCO　出處：《浙江大學》2017年博士論文　論文類型：學位論文

【摘要】：在過去的半個世紀以來,整個人類社會的生活方式已經(jīng)被無線通信技術(shù)的急速發(fā)展所徹底改變。鎖相環(huán)(Phase-LockedLoop)是無線收發(fā)機中射頻前端電路的關(guān)鍵模塊。本論文基于國內(nèi)設計、國內(nèi)制造和國內(nèi)測試,實現(xiàn)了首款完全國產(chǎn)化的40 nm硅基CMOS工藝的60 GHz鎖相環(huán)芯片,其功耗、相噪等主要性能指標及FOM優(yōu)值均達到國際先進水平,這對提升我國高端射頻芯片國產(chǎn)化的能力具有積極作用和貢獻。論文的主要工作和創(chuàng)新點如下。(1)60GHz射頻工藝模型的研究。目前國內(nèi)工藝廠商無法提供用于電磁場分析的ADS庫。本論文在互連線趨膚效應的研究基礎上,成功利用“路分析”的方法在只有20GHz能力的國內(nèi)工藝線上實現(xiàn)了這款芯片的國產(chǎn)化。所以本論文首先進行了射頻傳輸性能的研究以及建立了相應的SPICE仿真模型。(2)60GHz鎖相環(huán)芯片的設計實現(xiàn)。與國內(nèi)大多數(shù)射頻IC設計人員多選擇國外加工工藝不同,本論文立足國內(nèi)40 nm CMOS工藝線,設計并首次實現(xiàn)了一款性能理想的60 GHz鎖相環(huán)芯片,相位噪聲達到-92dBc/Hz@1 MHz、-110 dBc/Hz@10MHz,FOM為-170.7dB。這是基于國內(nèi)自主工藝線實現(xiàn)的工作頻率最高、性能最好的鎖相環(huán)芯片。(3)更高性能VCO的研究。因我國射頻IC設計研究起步較晚,為了追趕國際同行的步伐,本論文還進一步研究了幾種更高性能60 GHz壓控振蕩器(VCO)的創(chuàng)新技術(shù),從低功耗、抗PVT漲落(即工藝離散、電源電壓波動、溫度變化)、低相位噪聲三個方面分別嘗試突破,并在40 nm工藝線上對該三種VCO進行了流片驗證:低功耗VCO在1.2V電源電壓下消耗了 10.4mW的功率。與對照實驗的傳統(tǒng)VCO相比,在相位噪聲性能不受影響的情況下,功耗降低了 23.5%�？筆VT漲落的VCO與作為對照的傳統(tǒng)VCO相比,代表了工藝離散的6組芯片在不同電源電壓下的輸出信號功率平均偏差降低了 1.8 dBm,同時優(yōu)值FOM 也從-165 dB 提高到-169 dB。低相位噪聲技術(shù)的VCO,其相位噪聲達到-85dBc/Hz@1MHz。與對照組的傳統(tǒng)VCO相比,相位噪聲降低了 4 dB。但是,此項技術(shù)的代價是功耗也有了相應增加,所以FOM優(yōu)值沒有改善。
[Abstract]:In the past half century, the way of life of the whole human society has been completely changed by the rapid development of wireless communication technology. Phase-Locked Loop (PLL) is the key module of RF front-end circuit in wireless transceiver. The 60 GHz PLL chip of the first completely domestic 40 nm silicon-based CMOS process has been realized by domestic manufacture and domestic testing. Its power consumption, phase noise and other main performance indexes, as well as the excellent value of FOM, have reached the international advanced level. The main work and innovation of this paper are as follows: the research on RF process model of 1GZ is as follows. At present, the domestic manufacturers can not provide the technology for electromagnetic field separation. The main work and innovation of this paper are as follows: (1) the main work and innovation of this paper are as follows: 1 / 1 / 60GHz RF process model. This paper is based on the study of the skin effect of interconnection lines. The method of "path analysis" has been successfully used to realize the localization of this chip on the domestic process line with only 20GHz capability. In this paper, the RF transmission performance is studied and the corresponding SPICE simulation model is established. The design and realization of PLL chip is different from that of most RF IC designers at home and abroad. Based on the domestic 40nm CMOS process line, a 60 GHz PLL chip with ideal performance is designed and implemented for the first time. The phase noise reaches -92 dBc / Hzr / HzR 1MHz / 10dBc / Hz10MHz / 10dBc / Hz10MHz FOM = -170.7dB.This is the highest working frequency based on the domestic independent process line. In order to catch up with the international counterparts, this paper also further studies several innovative techniques of 60 GHz VCOs with higher performance, due to the late start of RF IC design research in China. From the aspects of low power consumption, resisting PVT fluctuation (i.e. process discretization, voltage fluctuation of power supply, temperature change and low phase noise), we try to break through each other. The three kinds of VCO are verified on the 40nm process line. The low-power VCO consumes 10.4mW of power at 1.2V power supply voltage. Compared with the conventional VCO in the control experiment, the phase noise performance is not affected. The power consumption is reduced by 23.5. the VCO that resists the fluctuation of PVT is compared with the traditional VCO which is used as a control. It represents that the average output power deviation of six groups of chips with discrete process at different power supply voltages is reduced by 1.8 dBms. at the same time, the excellent value of FOM is increased from -165dB to -169dB.The phase noise of low phase noise technology is -85dBc / HzBZ 1MHz. Compared to the traditional VCO, The phase noise is reduced by 4 dB. However, the cost of this technique is the corresponding increase in power consumption, so the FOM value is not improved.
【學位授予單位】：浙江大學
【學位級別】：博士
【學位授予年份】：2017
【分類號】：TN911.8

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本文編號：1497919