近些年來(lái),深度學(xué)習(xí)已經(jīng)成為了一個(gè)熱門(mén)的研究領(lǐng)域,其中卷積神經(jīng)網(wǎng)絡(luò)(Convolutional Neural Network,CNN)已經(jīng)在諸如文字辨認(rèn)、圖片分類、目標(biāo)檢測(cè)等很多深度學(xué)習(xí)的領(lǐng)域上取得了巨大的成功。然而在一個(gè)CNN模型的前向推理計(jì)算過(guò)程中,往往需要百萬(wàn)次甚至上億次浮點(diǎn)乘累加運(yùn)算以及浮點(diǎn)參數(shù)的存儲(chǔ),使用傳統(tǒng)的CPU或者GPU并不能充分挖掘CNN內(nèi)部并行計(jì)算的特性。FPGA具有低功耗、靈活可編程和開(kāi)發(fā)周期短的特點(diǎn),其內(nèi)部的邏輯單元能夠以較低的功耗完成并行計(jì)算的任務(wù),因此FPGA是CNN加速協(xié)處理器設(shè)計(jì)的理想選擇。本課題基于Xilinx公司的Zynq系列FPGA,利用其CPU+FPGA的異構(gòu)SoC開(kāi)發(fā)平臺(tái),采用Verilog HDL硬件描述語(yǔ)言研究實(shí)現(xiàn)了 CNN專用異構(gòu)加速協(xié)處理器。其中CPU完成軟件程序部分的發(fā)送圖片、輪詢、中斷、顯示分類結(jié)果等任務(wù),FPGA完成CNN模型的具體計(jì)算任務(wù)。本文首先對(duì)CNN的歷史發(fā)展以及CNN加速協(xié)處理器的研究現(xiàn)狀進(jìn)行了介紹,然后通過(guò)對(duì)CNN前向推理的計(jì)算過(guò)程以及整體結(jié)構(gòu)進(jìn)行分析,詳細(xì)探討了計(jì)算過(guò)程中存在的并行性,并提出了不同并行性的實(shí)現(xiàn)方法及其相...

【文章頁(yè)數(shù)】：86 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
縮略詞表
第一章 緒論
    1.1 課題研究背景與意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 卷積神經(jīng)網(wǎng)絡(luò)的研究現(xiàn)狀
        1.2.2 CNN加速協(xié)處理器的研究現(xiàn)狀
    1.3 本文的主要工作和組織結(jié)構(gòu)
第二章 卷積神經(jīng)網(wǎng)絡(luò)及其并行性分析
    2.1 神經(jīng)元與激活函數(shù)
        2.1.1 神經(jīng)元
        2.1.2 激活函數(shù)
    2.2 卷積神經(jīng)網(wǎng)絡(luò)
        2.2.1 卷積神經(jīng)網(wǎng)絡(luò)的整體結(jié)構(gòu)
        2.2.2 卷積算法
        2.2.3 池化采樣算法
        2.2.4 全連接層算法
        2.2.5 SoftMax分類函數(shù)
    2.3 卷積神經(jīng)網(wǎng)絡(luò)的并行性分析
        2.3.1 流水線技術(shù)
        2.3.2 卷積核內(nèi)的并行性
        2.3.3 滑動(dòng)窗口間的并行性
        2.3.4 輸入通道間的并行性
        2.3.5 輸出通道間的并行性
        2.3.6 非線性函數(shù)的并行性
        2.3.7 全連接神經(jīng)網(wǎng)絡(luò)的并行性
    2.4 本章小結(jié)
第三章 CNN加速協(xié)處理器計(jì)算電路的設(shè)計(jì)
    3.1 卷積神經(jīng)網(wǎng)絡(luò)的預(yù)處理
        3.1.1 英特爾動(dòng)態(tài)網(wǎng)絡(luò)裁剪技術(shù)
        3.1.2 英特爾增量網(wǎng)絡(luò)量化技術(shù)
        3.1.3 計(jì)算精度分析
    3.2 計(jì)算電路的整體設(shè)計(jì)
        3.2.1 并行性選擇
        3.2.2 軟硬件劃分
    3.3 計(jì)算模塊的設(shè)計(jì)
        3.3.1 定點(diǎn)移位乘法器
        3.3.2 乘累加陣列
        3.3.3 池化采樣計(jì)算電路
        3.3.4 ReLU計(jì)算電路
        3.3.5 四舍五入電路
    3.4 本章小結(jié)
第四章 CNN加速協(xié)處理器SoC系統(tǒng)的設(shè)計(jì)
    4.1 Zynq系列SoC簡(jiǎn)介
        4.1.1 處理器系統(tǒng)
        4.1.2 可編程邏輯
        4.1.3 AXI總線
    4.2 SoC系統(tǒng)的設(shè)計(jì)
        4.2.1 SoC系統(tǒng)的整體架構(gòu)
        4.2.2 SoC系統(tǒng)的緩存策略
        4.2.3 SoC系統(tǒng)PL部分的設(shè)計(jì)
        4.2.4 SoC系統(tǒng)PS部分的設(shè)計(jì)
    4.3 優(yōu)化SoC系統(tǒng)的設(shè)計(jì)
        4.3.1 優(yōu)化SoC系統(tǒng)的整體架構(gòu)
        4.3.2 優(yōu)化SoC系統(tǒng)的緩存策略
        4.3.3 優(yōu)化SoC系統(tǒng)PL部分的設(shè)計(jì)
        4.3.4 優(yōu)化SoC系統(tǒng)PS部分的設(shè)計(jì)
    4.4 本章小結(jié)
第五章 仿真驗(yàn)證與性能分析
    5.1 高級(jí)語(yǔ)言建模驗(yàn)證
    5.2 異構(gòu)SOC系統(tǒng)的仿真與驗(yàn)證
        5.2.1 SOC系統(tǒng)的仿真與驗(yàn)證
        5.2.2 優(yōu)化SOC系統(tǒng)的仿真與驗(yàn)證
    5.3 上板實(shí)測(cè)與性能分析
        5.3.1 資源消耗和性能分析
        5.3.2 實(shí)驗(yàn)結(jié)果對(duì)比
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻(xiàn)
致謝
學(xué)位論文評(píng)閱及答辯情況表



本文編號(hào)：3839438