發(fā)布時間：2021-11-06 01:37

　　電路的自動設(shè)計作為進化型硬件的一個重要分支,是指這種電路在沒有人工干預(yù)的情況下自動調(diào)整電路結(jié)構(gòu)以適應(yīng)環(huán)境變化,具有自組織、自修復(fù)的特點。近年來,由于進化型硬件電路具有消耗電路邏輯資源少、功耗低等優(yōu)勢,運用進化算法進行電路的自動設(shè)計已成為一個研究熱點。另外,可編程邏輯器件具有內(nèi)部結(jié)構(gòu)功能可重復(fù)配置的優(yōu)點,使得在硬件平臺上實現(xiàn)進化算法具有很高的可行性。而遺傳算法作為進化算法的一個重要分支,具有很好的選擇、變異及搜索最優(yōu)解的特性,將其與并行處理的FPGA硬件語言相結(jié)合,可以大大提高算法的收斂速度。因此,本文將狀態(tài)機的模塊化設(shè)計思想運用到遺傳算法設(shè)計上,并將其移植到組合邏輯電路自動設(shè)計中,取得了很好地效果,本文主要工作如下:首先系統(tǒng)的分析了遺傳算法基本原理及其實現(xiàn)技術(shù),并對遺傳算法的各個模塊進行詳細介紹,然后引出本設(shè)計的硬件實現(xiàn)平臺——FPGA（Field Programmable Gate Array）及其仿真軟件和編程語言。接著將遺傳算法的天然并行性運用到FPGA平臺上,根據(jù)FPGA自頂向下的設(shè)計思想將算法按照模塊劃分,劃分思想是基于有限狀態(tài)機的模塊化設(shè)計,本文提出一種歸一化的系統(tǒng)設(shè)計方法... 

【文章來源】：淮北師范大學(xué)安徽省

【文章頁數(shù)】：61 頁

【學(xué)位級別】：碩士

【部分圖文】：

四進制加法和減法計數(shù)器電路的輸出波形圖

淮北師范大學(xué)2020屆碩士學(xué)位論文26elseqx<=4"b0;end此外，該模塊具有一定的通用性，針對不同進制的計數(shù)器，只需要將語句“output[3:0]w”中的“3”以及“elseif(qx<15)qx<=qx+1”中的“15”做相應(yīng)的改動，即可完成任意進制計數(shù)器的實現(xiàn)。3-8線譯碼器模塊：由于任何組合邏輯函數(shù)的輸出都可以用最小項之和的形式來表示，所以原則上來說，譯碼器可以實現(xiàn)任意多輸出的邏輯函數(shù)。本設(shè)計以3-8線譯碼器為例，將A0、A1、A2作為3個輸入邏輯變量，Y0～Y7作為8個最小項[24]，用其組合來表示任意組合邏輯函數(shù)。其中，3-8譯碼器模塊中電路的輸出方程為：11346Q(YYYY)(4-4)22347Q(YYYY)(4-5)34Y(YY)(4-6)同樣地，給出模塊化思想設(shè)計的狀態(tài)機的輸入輸出波形圖，如圖4.8所示。圖4.8模塊化思想設(shè)計的狀態(tài)機時序波形圖分析圖4.8所示波形圖可以看出，當A=0時,在連續(xù)時鐘脈沖作用下，輸出信號Y實現(xiàn)的是一個加法計數(shù)器的功能；當A=1時,在連續(xù)時鐘脈沖作用下，輸出信號Y實現(xiàn)的是一個減法計數(shù)器的功能。通過對比發(fā)現(xiàn)，模塊化思想設(shè)計的狀態(tài)機與常規(guī)方法設(shè)計的狀態(tài)機一致，同樣也實現(xiàn)了四進制加法和減法計數(shù)器的功能。分析一個周期的波形圖，總結(jié)出電路的輸入輸出真值表如表4.2所示。表4.2模塊化方法設(shè)計的電路輸入輸出真值表AQ1Q2Y0000010000100111100111101010

淮北師范大學(xué)2020屆碩士學(xué)位論文28D0D1D2D3D4D5D14D15+clk圖4.9隨機數(shù)產(chǎn)生模塊結(jié)構(gòu)原理圖圖4.10隨機數(shù)rand_num模塊仿真圖1圖4.11隨機數(shù)rand_num模塊仿真圖2通過圖4.10及4.11可以看到，仿真圖左側(cè)羅列出了信號名稱以及信號值，右邊是信號的波形圖，可以根據(jù)想要觀察的波形圖自動添加，另外對于進制也可以根據(jù)需要選擇。對比上述兩個隨機數(shù)產(chǎn)生模塊仿真圖，可以看出，在系統(tǒng)時鐘上升沿到來時，該模塊源源不斷產(chǎn)生隨機數(shù)供初始種群的產(chǎn)生以及交叉變異模塊的隨機數(shù)選擇。4.3.2初始化模塊根據(jù)第二章所述，本設(shè)計對子種群中的個體采用基因表達式編程算法進行初

【參考文獻】：
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本文編號：3478904