數(shù)字交換芯片是程控?cái)?shù)字交換機(jī)中的關(guān)鍵性器件。但是我國數(shù)字交換芯片主要依賴從國外進(jìn)口,隨著時(shí)間的推移,會(huì)面臨國外廠家停產(chǎn)或停供的風(fēng)險(xiǎn),也會(huì)隨著國內(nèi)用戶需求的改變而要求技術(shù)指標(biāo)的變化,依靠從國外進(jìn)口難以及時(shí)滿足國內(nèi)的需求。因此,研究一種滿足國內(nèi)需求的數(shù)字交換芯片具有重要的意義。本文在研究數(shù)字交換原理的基礎(chǔ)上,對(duì)數(shù)字交換芯片的功能和結(jié)構(gòu)進(jìn)行了分析,并討論了 T型接線器和S型接線器的工作方式和工作原理。依據(jù)調(diào)度通信程控?cái)?shù)字交換機(jī)對(duì)數(shù)字交換網(wǎng)絡(luò)的需求,設(shè)計(jì)了一種4096×4096時(shí)隙的數(shù)字交換網(wǎng)絡(luò),該網(wǎng)絡(luò)采用TST無阻塞結(jié)構(gòu),初級(jí)T接線器采用順序?qū)懭?控制讀出工作方式,每個(gè)T接線器的母線具有128時(shí)隙,S接線器采用輸入控制工作方式,次級(jí)T接線器采用控制寫入,順序讀出工作方式。由于FPGA具有自主設(shè)計(jì)電路的特點(diǎn),依據(jù)技術(shù)指標(biāo)要求,基于FPGA設(shè)計(jì)了一種數(shù)字交換芯片,可以實(shí)現(xiàn)“交換模式”與“消息模式”兩種工作模式。該芯片基于數(shù)字交換網(wǎng)絡(luò)原理,主要包括時(shí)鐘生成模塊、數(shù)據(jù)發(fā)送模塊,數(shù)據(jù)接收模塊、微處理器接口等4個(gè)模塊,時(shí)鐘生成模塊主要為數(shù)字交換芯片提供工作時(shí)鐘,產(chǎn)生多種工作時(shí)鐘;數(shù)據(jù)接收模塊主要是將每條... 

【文章來源】：西安科技大學(xué)陜西省

【文章頁數(shù)】：78 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

FPGA生產(chǎn)廠家扇形分布圖

4數(shù)字交換芯片的FPGA設(shè)計(jì)與仿真驗(yàn)證29時(shí)鐘生成模塊由外部產(chǎn)生激勵(lì)源，本論文由testbench產(chǎn)生16.384Mhz時(shí)鐘驅(qū)動(dòng)整個(gè)工程，主頻所需要的時(shí)鐘是98.304Mhz,利用16.384Mhz通過FPGA開發(fā)工具自帶的IP核PLL倍頻為98.304Mhz[32]；幀同步信號(hào)f16的周期為125us，輸入時(shí)鐘16.384Mhz周期大約為61ns，125us/61ns=2048,因此，利用計(jì)數(shù)器產(chǎn)生2048個(gè)數(shù)據(jù)，用輸入信號(hào)16.384Mhz產(chǎn)生幀同步信號(hào)f16；另外需要對(duì)輸入信號(hào)16.384Mhz與幀同步信號(hào)f16進(jìn)行邊沿采集，將16.384Mhz與f16信號(hào)延遲兩拍，會(huì)得到兩個(gè)中間延遲信號(hào)，用與非的關(guān)系就可以得到16.384Mhz與f16的上升沿信號(hào)與下降沿信號(hào)，如圖4.5所示。分頻PLL產(chǎn)生邊沿CLKf16_posf16_negclk_posclk_negCLK圖4.5時(shí)鐘生成模塊結(jié)構(gòu)圖（2）時(shí)鐘生成模塊的仿真結(jié)果如圖4.6所示，時(shí)鐘生成模塊的仿真截圖，其中clk是98.304Mhz時(shí)鐘頻率，c16是16.384Mhz的時(shí)鐘頻率，c16_pos是16.384Mhz時(shí)鐘的上升沿信號(hào)，c16_neg是16.384Mhz時(shí)鐘的下降沿信號(hào)，f16是幀同步信號(hào)，f16_pos是幀同步信號(hào)f16的上升沿信號(hào)，f16_neg是幀同步信號(hào)f16的下降沿信號(hào)。圖4.6時(shí)鐘生成模塊仿真波形

4數(shù)字交換芯片的FPGA設(shè)計(jì)與仿真驗(yàn)證31輸入的32條母線為串行數(shù)據(jù)，32條母線都是8.192Mb/s速率。32個(gè)母線串行數(shù)據(jù)同時(shí)開始串并轉(zhuǎn)換，如圖4.8所示。串行輸入的數(shù)據(jù)在時(shí)鐘的控制下進(jìn)行緩存，最后以并行數(shù)據(jù)的形式輸出，實(shí)現(xiàn)串并轉(zhuǎn)換。Verilog編程語法中有g(shù)enerate語句，專門用于對(duì)相同的語句進(jìn)行調(diào)用，不需要將每一路端口定義一次，直接循環(huán)完成32條的串并轉(zhuǎn)換。這里只對(duì)一條母線進(jìn)行串并轉(zhuǎn)換，其他母線相同，在數(shù)據(jù)存儲(chǔ)器控制模塊中體現(xiàn)。移位寄存器N移位寄存器2移位寄存器1N位數(shù)據(jù)總線輸出串行輸入并行輸出...圖4.8串行輸入轉(zhuǎn)換為并行輸出（2）串并轉(zhuǎn)換模塊關(guān)鍵信號(hào)的仿真結(jié)果如圖4.9所示，串并轉(zhuǎn)換模塊的仿真截圖，clk是98.304Mhz的時(shí)鐘信號(hào)，clk_16.384M是16.384Mhz的時(shí)鐘信號(hào)，clk_16.384M_neg是16.384Mhz的下降沿信號(hào)，sti_o是一路串行數(shù)據(jù)信號(hào)，bit_cnt是計(jì)數(shù)器，rx_data_buf是緩存器信號(hào)，rx_data是接收的并行數(shù)據(jù)。圖4.9串并轉(zhuǎn)換模塊關(guān)鍵信號(hào)的仿真圖

【參考文獻(xiàn)】：
期刊論文
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碩士論文
[1]基于FPGA的高速光纖光柵解調(diào)技術(shù)與實(shí)驗(yàn)研究[D]. 孔祥龍.山東大學(xué) 2019
[2]基于CPLD的32×32數(shù)字交換芯片設(shè)計(jì)及其VGA矩陣集成應(yīng)用[D]. 王林劍.山東大學(xué) 2010



本文編號(hào)：3064094