數(shù)字交換芯片是程控數(shù)字交換機中的關鍵性器件。但是我國數(shù)字交換芯片主要依賴從國外進口,隨著時間的推移,會面臨國外廠家停產(chǎn)或停供的風險,也會隨著國內(nèi)用戶需求的改變而要求技術指標的變化,依靠從國外進口難以及時滿足國內(nèi)的需求。因此,研究一種滿足國內(nèi)需求的數(shù)字交換芯片具有重要的意義。本文在研究數(shù)字交換原理的基礎上,對數(shù)字交換芯片的功能和結構進行了分析,并討論了 T型接線器和S型接線器的工作方式和工作原理。依據(jù)調(diào)度通信程控數(shù)字交換機對數(shù)字交換網(wǎng)絡的需求,設計了一種4096×4096時隙的數(shù)字交換網(wǎng)絡,該網(wǎng)絡采用TST無阻塞結構,初級T接線器采用順序?qū)懭?控制讀出工作方式,每個T接線器的母線具有128時隙,S接線器采用輸入控制工作方式,次級T接線器采用控制寫入,順序讀出工作方式。由于FPGA具有自主設計電路的特點,依據(jù)技術指標要求,基于FPGA設計了一種數(shù)字交換芯片,可以實現(xiàn)“交換模式”與“消息模式”兩種工作模式。該芯片基于數(shù)字交換網(wǎng)絡原理,主要包括時鐘生成模塊、數(shù)據(jù)發(fā)送模塊,數(shù)據(jù)接收模塊、微處理器接口等4個模塊,時鐘生成模塊主要為數(shù)字交換芯片提供工作時鐘,產(chǎn)生多種工作時鐘;數(shù)據(jù)接收模塊主要是將每條... 

【文章來源】：西安科技大學陜西省

【文章頁數(shù)】：78 頁

【學位級別】：碩士

【部分圖文】：

FPGA生產(chǎn)廠家扇形分布圖

4數(shù)字交換芯片的FPGA設計與仿真驗證29時鐘生成模塊由外部產(chǎn)生激勵源，本論文由testbench產(chǎn)生16.384Mhz時鐘驅(qū)動整個工程，主頻所需要的時鐘是98.304Mhz,利用16.384Mhz通過FPGA開發(fā)工具自帶的IP核PLL倍頻為98.304Mhz[32]；幀同步信號f16的周期為125us，輸入時鐘16.384Mhz周期大約為61ns，125us/61ns=2048,因此，利用計數(shù)器產(chǎn)生2048個數(shù)據(jù)，用輸入信號16.384Mhz產(chǎn)生幀同步信號f16；另外需要對輸入信號16.384Mhz與幀同步信號f16進行邊沿采集，將16.384Mhz與f16信號延遲兩拍，會得到兩個中間延遲信號，用與非的關系就可以得到16.384Mhz與f16的上升沿信號與下降沿信號，如圖4.5所示。分頻PLL產(chǎn)生邊沿CLKf16_posf16_negclk_posclk_negCLK圖4.5時鐘生成模塊結構圖（2）時鐘生成模塊的仿真結果如圖4.6所示，時鐘生成模塊的仿真截圖，其中clk是98.304Mhz時鐘頻率，c16是16.384Mhz的時鐘頻率，c16_pos是16.384Mhz時鐘的上升沿信號，c16_neg是16.384Mhz時鐘的下降沿信號，f16是幀同步信號，f16_pos是幀同步信號f16的上升沿信號，f16_neg是幀同步信號f16的下降沿信號。圖4.6時鐘生成模塊仿真波形

4數(shù)字交換芯片的FPGA設計與仿真驗證31輸入的32條母線為串行數(shù)據(jù)，32條母線都是8.192Mb/s速率。32個母線串行數(shù)據(jù)同時開始串并轉換，如圖4.8所示。串行輸入的數(shù)據(jù)在時鐘的控制下進行緩存，最后以并行數(shù)據(jù)的形式輸出，實現(xiàn)串并轉換。Verilog編程語法中有generate語句，專門用于對相同的語句進行調(diào)用，不需要將每一路端口定義一次，直接循環(huán)完成32條的串并轉換。這里只對一條母線進行串并轉換，其他母線相同，在數(shù)據(jù)存儲器控制模塊中體現(xiàn)。移位寄存器N移位寄存器2移位寄存器1N位數(shù)據(jù)總線輸出串行輸入并行輸出...圖4.8串行輸入轉換為并行輸出（2）串并轉換模塊關鍵信號的仿真結果如圖4.9所示，串并轉換模塊的仿真截圖，clk是98.304Mhz的時鐘信號，clk_16.384M是16.384Mhz的時鐘信號，clk_16.384M_neg是16.384Mhz的下降沿信號，sti_o是一路串行數(shù)據(jù)信號，bit_cnt是計數(shù)器，rx_data_buf是緩存器信號，rx_data是接收的并行數(shù)據(jù)。圖4.9串并轉換模塊關鍵信號的仿真圖

【參考文獻】：
期刊論文
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碩士論文
[1]基于FPGA的高速光纖光柵解調(diào)技術與實驗研究[D]. 孔祥龍.山東大學 2019
[2]基于CPLD的32×32數(shù)字交換芯片設計及其VGA矩陣集成應用[D]. 王林劍.山東大學 2010



本文編號：3064094