發(fā)布時(shí)間：2021-03-02 00:41

　　定時(shí)數(shù)據(jù)碼型發(fā)生器是一種用于產(chǎn)生數(shù)字電平激勵(lì)電子測(cè)試設(shè)備或軟件,它可以是同步數(shù)字激勵(lì)的來(lái)源,其生成的信號(hào)對(duì)于在邏輯級(jí)別測(cè)試的數(shù)字電子設(shè)備有著重要的幫助。本文基于“3.35Gbps定時(shí)數(shù)據(jù)發(fā)生器”的項(xiàng)目,實(shí)現(xiàn)深存儲(chǔ)無(wú)縫數(shù)據(jù)信號(hào)的產(chǎn)生的模塊,主要指標(biāo)包括,實(shí)現(xiàn)信號(hào)輸出數(shù)據(jù)率為50k³.35Gbps,同時(shí)存儲(chǔ)深度為512Mbits,本文主要實(shí)現(xiàn)如下的功能:1)深存儲(chǔ)電路設(shè)計(jì)本設(shè)計(jì)基于DDR3 SDRAM的深存儲(chǔ)電路,包括本設(shè)計(jì)所需要的獲取數(shù)據(jù)塊的方法的基于FPGA內(nèi)部SRAM的存儲(chǔ)方法,以及DDR3 SDRAM深存儲(chǔ)電路的接口設(shè)計(jì),接口包括MIG核的接口設(shè)計(jì)和時(shí)鐘接口設(shè)計(jì),最后設(shè)計(jì)了DDR3SDRAM深存儲(chǔ)的讀寫時(shí)序,包括整個(gè)控制的狀態(tài)機(jī)設(shè)計(jì),以及分別的寫入和讀取的時(shí)序狀態(tài)機(jī)設(shè)計(jì)。2)基于沿合成和分解的脈沖波形合成設(shè)計(jì)了數(shù)據(jù)合成輸出的電路結(jié)構(gòu),設(shè)計(jì)了脈沖合成電路和數(shù)據(jù)合成電路,借助延時(shí)電路實(shí)現(xiàn)可控的脈寬的合成,并通過(guò)沿合成、沿分解實(shí)現(xiàn)數(shù)字的脈寬合成、NRZ和RZ碼型信號(hào),再借助反向輸出方法,實(shí)現(xiàn)對(duì)R1信號(hào)的輸出。3)基于PCI-e的通信電路設(shè)計(jì)本設(shè)計(jì)中提出了基于PCI-... 

【文章來(lái)源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：78 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

MIG核系統(tǒng)時(shí)鐘網(wǎng)絡(luò)

第三章深存儲(chǔ)無(wú)縫數(shù)據(jù)合成設(shè)計(jì)29即可通過(guò)app_wdf_wren，app_wdf_mask和app_wdf_end，app_wdf_data等信號(hào)線進(jìn)行DDR3SDRAM的寫操作命令。首先將使能信號(hào)app_wdf_wren拉高，使寫時(shí)序有效，這一操作會(huì)將app_wdf_wren所對(duì)應(yīng)的數(shù)據(jù)寫入到指定的地址，使能后，寫時(shí)序正常執(zhí)行，就會(huì)通過(guò)app_wdf_data傳輸數(shù)據(jù)。app_wdf_end是結(jié)束標(biāo)志位，結(jié)束傳輸使能則會(huì)無(wú)效，因此app_wdf_end與app_wdf_wren在時(shí)序上需要保持一致；app_wdf_mask是用來(lái)屏蔽數(shù)據(jù)，以byte作單位，屏蔽輸入數(shù)據(jù)，在本設(shè)計(jì)中，當(dāng)不需要屏蔽時(shí)，設(shè)置為零。如圖3-9是寫時(shí)序的仿真圖，通過(guò)對(duì)時(shí)序的觀察，可以發(fā)現(xiàn)當(dāng)pp_wdf_rdy和app_rdy低有效時(shí)，數(shù)據(jù)和地址同步保持不變，等待高電平到來(lái)后，寫使能，數(shù)據(jù)正常寫入。圖3-9接口寫操作時(shí)序圖3.2深度可編程數(shù)據(jù)存儲(chǔ)設(shè)計(jì)3.2.1數(shù)據(jù)塊選取存儲(chǔ)電路設(shè)計(jì)在進(jìn)行數(shù)據(jù)操作時(shí)，首先通過(guò)PC端的上位機(jī)進(jìn)行操作，通過(guò)上位機(jī)編輯后借助PCI-e總線發(fā)送到FPGA的本地總線，并被保存在FPGA的SRAM中，數(shù)據(jù)塊選取的存儲(chǔ)邏輯之一的電路如圖3-10所示。Data[19:0]Write_addr[19:0]VCCWrite_clkControl_addr[14:0]EnClkData[19:0]Gen_addr[19:0]VCCclkAddr[14:0]EnClkOut[19:0]無(wú)條件地址產(chǎn)生跳轉(zhuǎn)控制圖3-10無(wú)條件跳轉(zhuǎn)事件存儲(chǔ)

電子科技大學(xué)碩士學(xué)位論文38緩沖、串并轉(zhuǎn)化等，主要對(duì)信號(hào)進(jìn)行數(shù)字處理，并實(shí)現(xiàn)對(duì)信號(hào)的編碼和解碼，同時(shí)通過(guò)FIFO對(duì)齊相位，利用CRC校驗(yàn)技術(shù)保證數(shù)據(jù)不冗余。8B/10B編碼以及解碼，是現(xiàn)如今的高速串行協(xié)議的主要編碼解碼方式，8B/10B通過(guò)兩個(gè)4B/5B組合而成，并相應(yīng)的添加了一些控制標(biāo)志位，使得編碼性更強(qiáng)，通過(guò)這種方式使得數(shù)據(jù)的傳輸性能更強(qiáng)，并且保證了數(shù)據(jù)率的穩(wěn)定性。但是該編碼解碼方式資源占用率較高。FPGA的GTX模塊支持的數(shù)據(jù)位寬最高到64位，并且兼容16位，32位等，并且收發(fā)器的支持速率高到12.5Gbps，支持最低速率為500Mbps，而本設(shè)計(jì)中的高頻數(shù)據(jù)流的輸出速率為500Mbps~3.35Gbps，完全滿足本設(shè)計(jì)對(duì)應(yīng)的數(shù)據(jù)率指標(biāo)。并根據(jù)現(xiàn)有的實(shí)際電路的經(jīng)驗(yàn)，通過(guò)手動(dòng)配置GTX的內(nèi)部電阻，能夠提高PCB上的傳輸穩(wěn)定性。在本設(shè)計(jì)中，同樣會(huì)用到時(shí)鐘恢復(fù)電路，為了保證數(shù)據(jù)的準(zhǔn)確性，可以適當(dāng)?shù)募尤腩A(yù)加重電路，并且輸出的信號(hào)采用差分的形式，電壓為800mV。2）GTX串行收發(fā)器時(shí)鐘在GTX串行收發(fā)器中，需要從外部輸入一個(gè)時(shí)鐘作為數(shù)據(jù)編碼和解碼的參考時(shí)鐘，以及分頻倍頻的同步時(shí)鐘。本設(shè)計(jì)中的Quad時(shí)鐘的時(shí)鐘樹(shù)如圖3-19所示。在GTX串行收發(fā)器中，時(shí)鐘的產(chǎn)生和管理是通過(guò)Quad表現(xiàn)，Quad是一種時(shí)鐘樹(shù)，呈現(xiàn)樹(shù)狀的結(jié)構(gòu)，在賽靈思7系列中，一個(gè)Quad可以由4組GTX串行收發(fā)器組成[22]。在對(duì)GTX的時(shí)鐘設(shè)置參考時(shí)鐘時(shí)，為圖3-19Quad時(shí)鐘樹(shù)結(jié)構(gòu)


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