隨著集成電路設(shè)計(jì)與制造技術(shù)的快速進(jìn)步,目前單顆芯片上集成的晶體管數(shù)量已有百億之多,集成電路的復(fù)雜度和規(guī)模大大提高。隨之而來的是測(cè)試數(shù)據(jù)量的不斷增加和電路功能復(fù)雜度的不斷提高,這直接導(dǎo)致了測(cè)試效率的降低和測(cè)試難度的增大。隨著測(cè)試數(shù)據(jù)的日益增加,對(duì)自動(dòng)測(cè)試設(shè)備的存儲(chǔ)性能、I/O通道數(shù)、頻率等有了更高的要求,同時(shí)以往的測(cè)試方案已經(jīng)不能適應(yīng)更加復(fù)雜的電路結(jié)構(gòu)。這些問題直接導(dǎo)致了測(cè)試成本的提高,因此對(duì)于集成電路測(cè)試方法的研究具有重要的理論和實(shí)用價(jià)值。本文第一章介紹了提高測(cè)試效率的幾種方法,以及自適應(yīng)測(cè)試方法的相關(guān)背景和國(guó)內(nèi)外研究近況,對(duì)比了幾種常見的自適應(yīng)測(cè)試方法。第二章從自適應(yīng)測(cè)試方法當(dāng)中的測(cè)試向量排序問題著手,針對(duì)測(cè)試數(shù)據(jù)過大、測(cè)試效率低下等問題進(jìn)行了研究與分析,提出了一種基于伽馬分布的測(cè)試向量重排序算法,對(duì)每條測(cè)試向量命中故障的概率建立基于伽馬分布的概率模型。測(cè)試時(shí),收集測(cè)試數(shù)據(jù)加入樣本空間中,動(dòng)態(tài)更新概率模型參數(shù),同步更新測(cè)試向量的排序,排序后的測(cè)試集具有更高的測(cè)試性能。第三章在測(cè)試向量排序的基礎(chǔ)上結(jié)合測(cè)試類型排序,進(jìn)一步研究了測(cè)試向量和測(cè)試類型排序?qū)y(cè)試效率的影響,提出了一種集成電路分... 

【文章來源】：安慶師范大學(xué)安徽省

【文章頁(yè)數(shù)】：55 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

1初始化和初步排序步驟流程圖

動(dòng)態(tài)排序步驟流程如圖2.2所示,具體流程如下。對(duì)于第i條測(cè)試向量,統(tǒng)計(jì)故障芯片數(shù)量αi的增量Nf,總芯片數(shù)量βi的增量Nt。更新伽馬分布模型的參數(shù)α′i,β′i,得到更新后的伽馬分布概率模型,再按照平均故障概率更新測(cè)試向量的排序。本算法利用以往的測(cè)試數(shù)據(jù)對(duì)測(cè)試集進(jìn)行排序優(yōu)化,使用排序后的測(cè)試集可以減少故障檢測(cè)時(shí)間,減少了集成電路的測(cè)試時(shí)間從而降低了測(cè)試成本。2.4 重排序算法實(shí)例

為了更加直觀的表達(dá)本方法,用一個(gè)簡(jiǎn)單的實(shí)例進(jìn)行說明。如圖2.3是ISCAS 89標(biāo)準(zhǔn)電路中s38417電路的測(cè)試集當(dāng)中第1-6個(gè)測(cè)試向量的概率分布圖像,測(cè)試向量原始加載順序?yàn)閂1,V2,V3,V4,V5,V6。假設(shè)經(jīng)過初始化步驟后,根據(jù)伽馬分布已知,第1-6條測(cè)試向量的平均故障概率分別為45% 35% 65% 50% 30% 75%。如圖2.3所示,在這6條測(cè)試向量中,第6條測(cè)試向量檢測(cè)出故障的概率最大,因此將其優(yōu)先加載。其余向量以此類推,最終對(duì)于這6條測(cè)試向量而言,因此重排序的結(jié)果為V6,V3,V4,V1,V2,V5。2.5 實(shí)驗(yàn)結(jié)果

【參考文獻(xiàn)】：
期刊論文
[1]最小游程切換點(diǎn)標(biāo)記編碼壓縮方法[J]. 詹文法,陶鵬程.  清華大學(xué)學(xué)報(bào)(自然科學(xué)版). 2020(10)
[2]基于相似度分段及重采樣的自適應(yīng)波形數(shù)據(jù)壓縮[J]. 陳思偉,高翠云,胡翀.  電子測(cè)量與儀器學(xué)報(bào). 2019(04)
[3]一種低功耗低成本測(cè)試圖形的生成方法[J]. 王燁,梁峰,閆丹,雷紹充.  西安交通大學(xué)學(xué)報(bào). 2017(12)
[4]內(nèi)建自調(diào)整的仲裁器物理不可克隆函數(shù)[J]. 龔越,葉靖,胡瑜,李曉維.  計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào). 2017(09)
[5]基于BIST方法的新型FPGA芯片CLB功能測(cè)試方法[J]. 石超,王健,來金梅.  復(fù)旦學(xué)報(bào)(自然科學(xué)版). 2017(04)
[6]一種高效的混合Test-Per-Clock測(cè)試方法[J]. 劉鐵橋,牛小燕,楊潔,毛峰.  電子與信息學(xué)報(bào). 2017(09)
[7]一種用于測(cè)試數(shù)據(jù)壓縮的自適應(yīng)EFDR編碼方法[J]. 鄺繼順,周穎波,蔡爍.  電子與信息學(xué)報(bào). 2015(10)



本文編號(hào)：2962203