發(fā)布時(shí)間：2018-06-20 09:38

  本文選題：北斗信號(hào) + 弱信號(hào)捕獲�。� 參考：《東南大學(xué)》2017年碩士論文

【摘要】：近年來(lái),隨著我國(guó)北斗衛(wèi)星系統(tǒng)的不斷發(fā)展,"北斗二代"系統(tǒng)已經(jīng)建設(shè)完成,具備區(qū)域服務(wù)能力。我國(guó)正在加快建設(shè)的北斗全球?qū)Ш较到y(tǒng),預(yù)計(jì)到2020年左右完成組網(wǎng),提供面向全球用戶的服務(wù)。隨著北斗衛(wèi)星導(dǎo)航系統(tǒng)有關(guān)位置服務(wù)應(yīng)用的需求急劇增加,在各種條件下的導(dǎo)航需求都在對(duì)導(dǎo)航系統(tǒng)各個(gè)方面提出新的要求。在城市里、森林公路或者是在室內(nèi),這些環(huán)境下導(dǎo)航信號(hào)功率會(huì)受到多徑、穿墻損耗等原因的影響,信號(hào)微弱環(huán)境下新的導(dǎo)航定位技術(shù)越來(lái)越受到人們的重視。北斗基帶信號(hào)處理是北斗接收機(jī)中十分重要的一環(huán),捕獲與跟蹤性能直接決定著整個(gè)接收機(jī)的整體性能,本文主要針對(duì)北斗衛(wèi)星信號(hào)進(jìn)行弱信號(hào)環(huán)境下的捕獲算法研究及其FPGA實(shí)現(xiàn)。本文首先介紹了北斗系統(tǒng)組成及其信號(hào)結(jié)構(gòu)與特性,包括導(dǎo)航數(shù)據(jù)結(jié)構(gòu)、測(cè)距碼產(chǎn)生原理及其相關(guān)特性。其次,介紹了導(dǎo)航接收機(jī)的原理和信號(hào)捕獲的原理,分析并仿真比較了三種傳統(tǒng)的捕獲算法;并對(duì)弱信號(hào)環(huán)境下捕獲算法的改進(jìn)策略相干積分、非相干積分和差分相干積分進(jìn)行分析與比較。同時(shí),本文討論了用于延長(zhǎng)數(shù)據(jù)處理長(zhǎng)度的半比特交替法、二倍分組塊補(bǔ)零法和全比特法。針對(duì)導(dǎo)航電文比特翻轉(zhuǎn)問(wèn)題,本文研究并設(shè)計(jì)了反轉(zhuǎn)檢測(cè)時(shí)域并行捕獲(TPATD)算法,對(duì)算法進(jìn)行了仿真分析,仿真結(jié)果表明該算法能夠在虛警概率為10-3時(shí),實(shí)現(xiàn)載噪比為28dB/Hz的微弱北斗衛(wèi)星信號(hào)的捕獲,且捕獲概率不低于0.995。最后,在ISE Design Suite 14.7平臺(tái)上采用模塊劃分的方法,利用Verilog語(yǔ)言對(duì)反轉(zhuǎn)檢測(cè)時(shí)域并行捕獲算法進(jìn)行了 FPGA實(shí)現(xiàn)。針對(duì)算法FPGA實(shí)現(xiàn)時(shí)資源占用不合理的情況,本文提出了改進(jìn)的實(shí)現(xiàn)方案,并利用Xilinx的VC707開(kāi)發(fā)套件進(jìn)行了板級(jí)驗(yàn)證試驗(yàn)。本文所設(shè)計(jì)的FPGA捕獲算法模塊能夠?qū)崿F(xiàn)對(duì)"北斗二代" B1頻帶D2信號(hào)的捕獲功能,可以方便的在芯片上實(shí)現(xiàn),具有較強(qiáng)的實(shí)用性和可擴(kuò)展性。
[Abstract]:In recent years, with the continuous development of Beidou satellite system in China, the "Beidou second generation" system has been built and has regional service capacity. China is speeding up the construction of the Beidou Global Navigation system, which is expected to be completed by 2020 to provide services for global users. With the rapid increase in the requirements of the Beidou Satellite Navigation system for the application of location services, the requirements for navigation under various conditions are putting forward new requirements for all aspects of the navigation system. In cities, forest roads or indoor navigation signal power will be affected by multi-path, wall wear and other reasons. New navigation and positioning technology in weak signal environment has been paid more and more attention. Beidou baseband signal processing is a very important link in the Beidou receiver. The performance of capture and tracking directly determines the overall performance of the whole receiver. In this paper, the acquisition algorithm of Beidou satellite signal in weak signal environment and its FPGA implementation are studied. This paper first introduces the structure of Beidou system and its signal structure and characteristics, including navigation data structure, ranging code generation principle and its related characteristics. Secondly, the principles of navigation receiver and signal acquisition are introduced, and three traditional acquisition algorithms are analyzed and simulated. The incoherent integral and difference coherent integral are analyzed and compared. At the same time, this paper discusses the half-bit alternating method, the two-fold block complement method and the full-bit method for extending the length of data processing. In order to solve the problem of navigation message bit flipping, this paper studies and designs a time domain parallel acquisition TPATD algorithm for reverse detection. The simulation results show that the algorithm can be used when the false alarm probability is 10 ~ (-3). The acquisition of the weak Beidou satellite signal with a carrier to noise ratio of 28 dB / Hz is realized, and the acquisition probability is not less than 0.995. Finally, using the module partition method on ISE Design Suite 14.7 platform, using Verilog language to implement the parallel acquisition algorithm in time domain of reverse detection based on FPGA. In order to solve the problem of unreasonable resource occupation in FPGA implementation, an improved implementation scheme is proposed, and a board level verification test is carried out by using Xilinx VC707 development suite. The FPGA capture algorithm module designed in this paper can capture the "Beidou second generation" B1 band D2 signal, and can be easily implemented on the chip. It has strong practicability and expansibility.
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN967.1

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本文編號(hào)：2043819