本文關(guān)鍵詞： 負(fù)偏壓溫度不穩(wěn)定性 R-D T/D 參數(shù)提取 可靠性設(shè)計(jì) 時(shí)鐘偏移　出處：《華東師范大學(xué)》2017年碩士論文　論文類(lèi)型：學(xué)位論文

【摘要】：隨著晶體管尺寸的不斷縮小,負(fù)偏壓溫度不穩(wěn)定性(Negative Bias Tenperature Instability,NBTI)已經(jīng)成為制約電路可靠性最重要的因素。本論文基于40nmCMOS工藝對(duì)NBTI效應(yīng)模型參數(shù)提取進(jìn)行研究,并采用VeritogA對(duì)模型及參數(shù)進(jìn)行描述,構(gòu)建NBTI等效電壓源元件,最后對(duì)時(shí)鐘網(wǎng)絡(luò)時(shí)鐘偏移NBT[退化進(jìn)行了仿真及分析。主要工作及研究?jī)?nèi)容如下:1)基于40nm CMOS工藝單管PM0S退化測(cè)試數(shù)據(jù)對(duì)NBTI的反應(yīng)-擴(kuò)散(R-D)模型以及缺陷捕獲/釋放(T/D)模型進(jìn)行了參數(shù)提取,提出并建立了(Coarse-Fine)兩步參數(shù)提取方法。2)基于所提參數(shù)編寫(xiě)VerilogA退化模型元件,將其內(nèi)嵌入Hspice以及Spectre的PDK庫(kù)中。并采用該元件對(duì)NBTI作用下的反向器退化特性進(jìn)行了仿真分析,結(jié)果表明該方法可有效反映門(mén)邏輯單元的時(shí)域退化特性。3)通過(guò)數(shù)值仿真對(duì)反相器的傳輸延遲進(jìn)行建模,并提出一種無(wú)門(mén)控時(shí)鐘網(wǎng)絡(luò)偏移的NBTI退化分析計(jì)算方法�；诖朔椒▽�(duì)基準(zhǔn)電路ISCAS85-S38417的時(shí)鐘網(wǎng)絡(luò)NBTI退化進(jìn)行計(jì)算,并將其結(jié)果與Hspice仿真結(jié)果進(jìn)行比對(duì),結(jié)果表明誤差約為3.3%,可滿(mǎn)足時(shí)鐘網(wǎng)絡(luò)退化分析計(jì)算需求。同時(shí)利用NBTI等效電壓源對(duì)帶門(mén)控時(shí)鐘網(wǎng)絡(luò)偏移進(jìn)行了仿真及預(yù)測(cè),并根據(jù)仿真結(jié)果對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行了優(yōu)化。本論文所建模型參數(shù)提取方法及電路可靠性設(shè)計(jì)方法可為高性能高可靠性集成電路設(shè)計(jì)提供重要依據(jù)及參考。
[Abstract]:As the size of the transistor shrinks, the negative bias temperature instability is negative Bias Tenperature Instability. NBTI has become the most important factor that restricts the reliability of the circuit. In this paper, the extraction of NBTI effect model parameters based on 40nm CMOS process is studied. The model and parameters are described by VeritogA, and NBTI equivalent voltage source elements are constructed. Finally, the clock network clock is offset by NBT. [Simulation and analysis of degradation. The main work and research contents are as follows: 1) Reaction-Diffusion R-D) based on 40nm PM0S degradation test data of single-tube PM0S in 40nm CMOS process. The model and the defect capture / release T / D model were used to extract the parameters. A two-step parameter extraction method of Coarse-Fine. 2) is proposed and established. 2) based on the proposed parameters, the VerilogA degradation model elements are compiled. It is embedded in the PDK library of Hspice and Spectre, and the degradation characteristics of the inverter under the action of NBTI are simulated and analyzed by using this element. The results show that this method can effectively reflect the time-domain degradation characteristics of gate logic units. 3) the transmission delay of the inverter is modeled by numerical simulation. A method of NBTI degradation analysis without gating clock network offset is proposed, based on which the NBTI degradation of clock network of reference circuit ISCAS85-S38417 is calculated. The results are compared with the results of Hspice simulation, and the results show that the error is about 3.3%. It can meet the needs of clock network degradation analysis and calculation. At the same time, the offset of clock network with gated control is simulated and predicted by using NBTI equivalent voltage source. According to the simulation results, the clock network is optimized. The model parameter extraction method and the circuit reliability design method can provide important basis and reference for the design of high performance and high reliability integrated circuit.
【學(xué)位授予單位】：華東師范大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類(lèi)號(hào)】：TN386

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本文編號(hào)：1447403