本文關鍵詞：抗輻射高速并行光纖發(fā)送模塊及ASIC的研究，由筆耕文化傳播整理發(fā)布。

【摘要】：ATLAS探測器是目前高能物理中規(guī)模最大的實驗LHC的一個重要組成部分。ATLAS探測器有著龐大的數(shù)據(jù)傳輸需求,尤其是從具有輻射環(huán)境的探測器前端到后端up link方向上。針對此需求,抗輻射的光纖數(shù)據(jù)發(fā)送系統(tǒng)在ATLAS的數(shù)據(jù)傳輸中起著至關重要的作用,例如CERN的Versatile Link, Giga Bit Transceiver (GBT)等。然而隨著LHC探測器Phase Ⅰ、Phase Ⅱ階段升級目標的提出,數(shù)據(jù)傳輸壓力進一步提升,GBT和Versatile Link中的某些模塊、芯片無論在體積上或速率上都已不能滿足升級后的數(shù)據(jù)傳輸要求。更高密度、更高帶寬的抗輻射光纖發(fā)送系統(tǒng)成為LHC升級計劃中不可回避的需求。 面向LHC Phase Ⅱ階段升級目標,本文闡述了一個下一代基于陣列式VCSEL激光器的抗輻射12通道并行光纖發(fā)送模塊(ATx)的研發(fā)。這也是高能物理領域第一個通過實測的并行光纖發(fā)送實物模塊。ATx模塊將業(yè)界最新的微棱鏡陣列式光耦合技術首次引入高能物理領域,并自主設計了一套主動式光學器件對齊安裝方案,解決了并行光纖發(fā)送模塊研制中核心的um量級對齊難題。在2cm×2cmx4.3mm空間內(nèi),ATx模塊實現(xiàn)了陣列式激光器芯片、激光器驅(qū)動芯片,陣列式光學器件、光電封裝、高密度高速基板的結(jié)合。配合商用陣列式驅(qū)動芯片,ATx模塊在不到硬幣大小的空間內(nèi),實現(xiàn)了總數(shù)據(jù)發(fā)送能力120Gbps(12×10Gbps/ch),誤碼率小于1E-12的光纖數(shù)據(jù)發(fā)送通道,實測捕獲的光眼圖通過了眼圖模板測試。其單位空間內(nèi)的數(shù)據(jù)發(fā)送能力數(shù)十倍于傳統(tǒng)的單通道光纖發(fā)送模塊。 為實現(xiàn)一個完整的抗輻射并行光纖發(fā)送模塊,還需要一個抗輻射的陣列式VCSEL激光器驅(qū)動芯片。在本文第三章闡述該陣列式激光器驅(qū)動ASIC芯片(LOCld2014)的設計。LOCld2014是一個4通道,8Gbps/ch,采用open-drain直流耦合驅(qū)動方式,基于天然抗輻射0.25SOS CMOS工藝設計的陣列式VCSEL激光器驅(qū)動芯片。該芯片也是高能物理領域第一個工作在8Gbps/ch速率下的陣列式激光器驅(qū)動芯片。其以超低電壓擺幅的CML信號(差分峰峰200mV)作為輸入信號,輸出7.5mA的調(diào)制電流以及6.25mA的偏置電流以驅(qū)動激光器負載。每個通道由五級預防大,及一級最終驅(qū)動級構(gòu)成。在5級預防大級中使用了有源并聯(lián)峰化技術,大幅提升了SOS工藝在工藝尺寸上帶來的帶寬限制。在最后的主驅(qū)動級中創(chuàng)新性地使用了雙臂平衡式的輸出結(jié)構(gòu),取消了常規(guī)設計中額外的偏置電流電路。該設計有效地抑制了電源上的高頻交流成分,減小地反彈噪聲與多通道間的串擾。LOCld2014芯片在8Gbps/ch工作速率,相鄰通道同時工作的情況下,通過了誤碼率測試,誤碼率在99%置信度下小于1E-12。同時實測捕獲的光眼圖通過了眼圖模板測試。其通道間串擾明顯小于之前在驗證ATx模塊時使用的商用陣列式激光驅(qū)動芯片。 隨著ATx模塊,以及LOCld2014芯片的設計完成,最終實現(xiàn)了一個完整的抗輻射并行光纖發(fā)送模塊。這也是高能物理領域第一個將核心芯片設計、模塊設計、模塊中核心的光路對齊過程全部自主設計,完整的并行光纖發(fā)送模塊的研發(fā)。無論是芯片設計、模塊研制均創(chuàng)造了高能物理領域的多個第一。 除了針對LHC Phase Ⅱ第二階段升級而研發(fā)的ATx模塊和LOCld2014芯片,本文還介紹了一個光纖數(shù)據(jù)發(fā)送系統(tǒng)中數(shù)字接口ASIC芯片(LOCic)的設計。該芯片將應用于LHC ATLAS LAr液氬量能器Phase Ⅰ第一階段升級。LOCic接收2個ADC共8通道640M串行數(shù)據(jù),完成擾碼、CRC8校驗碼生成、BCID計數(shù)碼生成、組幀等功能,最終以16位320M的并行數(shù)據(jù)輸出,芯片內(nèi)部工作時鐘為320M.該芯片中,帶有位寬轉(zhuǎn)換功能的FIFO接口模塊能夠允許兩個ADC輸出之間存在高達3.125ns的整體相位差(超過1.5625的設計指標)；自定義的BCID計數(shù)編碼方式僅使用4bit位寬實現(xiàn)了3937個計數(shù)標定；同時以16位寬度并行工作的Scrambler擾碼模塊和CRC8校驗滿生成模塊,經(jīng)過特殊硬件優(yōu)化后,組合邏輯復雜度被顯著縮減了,大大提升了芯片內(nèi)的時序裕度。該芯片目前已通過實測,所有邏輯功能與電子學指標均達到設計預期,同時遠優(yōu)于需求指標。 本論文的創(chuàng)新點主要表現(xiàn)在如下幾個方面： 1.高能物理領域第一個12通道并行光纖發(fā)送模塊實物,并通過測試。配合商用芯片,該模塊在2cm×2cm×4.3mm大小空間內(nèi),實現(xiàn)120Gbps總數(shù)據(jù)發(fā)送能力。 2.首次將業(yè)界最新的微棱鏡陣列光耦合方式引入高能物理領域。同時自行設計的低成本、可靠的主動式對齊方案,解決了并行光纖模塊中最核心的um量級對齊難題。 3.高能物理領域第一個工作在8Gbps/ch速率的陣列式VCSEL激光器驅(qū)動芯片。在驅(qū)動芯片最后一級,創(chuàng)新性地使用了雙臂平衡式結(jié)構(gòu),取消了額外的偏置電路,有效抑制了電源上的地反彈噪聲和多通道間的串擾。
【關鍵詞】：陣列式VCSEL激光器 并行光纖發(fā)送模塊 陣列式激光器驅(qū)動ASIC 抗輻射 探測器光纖數(shù)據(jù)讀出
【學位授予單位】：中國科學技術大學
【學位級別】：博士
【學位授予年份】：2015
【分類號】：O572.212
【目錄】：

• 摘要5-7
• Abstract7-10
• 目錄10-12
• 第一章 緒論12-21
• 1.1 ATLAS探測器13-18
• 1.1.1 ATLAS探測器及其輻照環(huán)境13-16
• 1.1.2 Phase Ⅰ、Ⅱ升級中光纖數(shù)據(jù)鏈的需求分析16-18
• 1.2 基于VCSEL Array的并行光纖發(fā)送模塊18-21
• 第二章 12通道120 Gbps并行光纖發(fā)送模塊(ATx)21-58
• 2.1 ATx模塊整體概述21-23
• 2.2 ATx模塊的電接口23-32
• 2.2.1 EdgeWrap半孔接口版本23-28
• 2.2.2 可插拔版本28-29
• 2.2.3 更多接口形式29-31
• 2.2.4 陶瓷基板版本31-32
• 2.3 ATx模塊的光接口32-37
• 2.4 自行設計的一個可靠、低成本的um量級對齊方案37-45
• 2.4.1 業(yè)界現(xiàn)有的對齊方案37-39
• 2.4.2 自行設計的一個可靠、低成本的um量級對齊方案39-41
• 2.4.3 根據(jù)輸出光強指引下的對齊過程41-43
• 2.4.4 光耦合插入損耗測試43-45
• 2.5 ATx模塊的組裝45-50
• 2.5.1 芯片裸片貼裝45-47
• 2.5.2 金線互連47-48
• 2.5.3 光學組件(MOI)的對齊48-49
• 2.5.4 環(huán)氧樹脂膠固定MOI49-50
• 2.5.5 回流焊50
• 2.6 ATx模塊的測試50-55
• 2.6.1 ATx模塊的光眼圖測試52-53
• 2.6.2 BER誤碼率測試53-55
• 2.7 光學組件的輻射測試55-57
• 2.8 本章小結(jié)57-58
• 第三章 抗輻射陣列式VCSEL激光器驅(qū)動ASIC芯片58-87
• 3.1 VCSEL激光器及驅(qū)動器指標需求分析58-61
• 3.2 VCSEL和陣列式VCSEL的常規(guī)驅(qū)動方式61-63
• 3.3 LOC1d2014的設計63-72
• 3.3.1 有源并聯(lián)峰化技術64-67
• 3.3.2 雙臂平衡式的最終驅(qū)動級設計67-72
• 3.4 原理圖、版圖及引腳定義72-76
• 3.5 仿真76-79
• 3.6 測試79-85
• 3.6.1 光眼圖實測79-82
• 3.6.2 多通道測試82-84
• 3.6.3 誤碼率測試84-85
• 3.7 本章小結(jié)85-87
• 第四章 光纖數(shù)據(jù)傳輸數(shù)字接口ASIC芯片(LOCic)87-117
• 4.1 LOCic芯片的應用背景及設計指標需求分析87-89
• 4.2 LOCic芯片的設計89-110
• 4.2.1 LOCic的數(shù)據(jù)幀格式與整體結(jié)構(gòu)89-92
• 4.2.2 FIFO模塊92-97
• 4.2.3 Scrambler擾碼模塊97-100
• 4.2.4 CRC模塊100-103
• 4.2.5 BCID計數(shù)模塊103-105
• 4.2.6 時鐘分發(fā)模塊105-106
• 4.2.7 各模塊延遲分析與Frame Builder組幀模塊106-107
• 4.2.8 各模塊接口間的時序裕度保證及系統(tǒng)時鐘樹107-110
• 4.3 芯片封裝110-111
• 4.4 測試111-116
• 4.4.1 邏輯功能與延遲測試112-114
• 4.4.2 ADC通道間晃動測試114-116
• 4.5 本章小結(jié)116-117
• 第五章 總結(jié)與展望117-120
• 5.1 內(nèi)容總結(jié)117-118
• 5.2 展望118-120
• 致謝120-122
• 參考文獻總表122-124
• 攻讀學位期間發(fā)表文章124

【共引文獻】

中國期刊全文數(shù)據(jù)庫 前1條

1 鄧彬偉;劉天寬;;LHC光纖數(shù)據(jù)鏈路傳輸中LOCic系統(tǒng)編解碼延時測量[J];電子技術應用;2015年06期

中國博士學位論文全文數(shù)據(jù)庫 前1條

1 李筱婷;ATLAS液氬量能器前端讀出系統(tǒng)Phase-Ⅰ升級的光纖數(shù)據(jù)傳輸ASIC設計[D];華中師范大學;2014年

  本文關鍵詞：抗輻射高速并行光纖發(fā)送模塊及ASIC的研究，由筆耕文化傳播整理發(fā)布。

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本文編號：293341