本文關(guān)鍵詞：ATLAS液氬量能器觸發(fā)讀出系統(tǒng)Phase-I升級的光纖數(shù)據(jù)鏈路與控制鏈路設(shè)計　出處：《華中師范大學(xué)》2016年博士論文　論文類型：學(xué)位論文

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【摘要】：ATLAS液氬量能器是ATLAS探測器的重要組成部分,用來測量LHC (Large Hadron Collider)對撞產(chǎn)生的高能粒子的能量。ATLAS合作組計劃利用2018年LHC二期長停機期間對液氬量能器進行Phase-Ⅰ升級。為了能讓ATLAS液氬量能器工作在LHC Run-3 (2018-2019年)期間3倍于當前亮度的環(huán)境下,液氬量能器Phase-Ⅰ升級的重點就是研發(fā)數(shù)字化觸發(fā)系統(tǒng),借此抑制背景噪聲,以高效的從背景中篩選出有效事件。更高的探測能量、亮度和讀出電子學(xué)更高的粒度都引起了數(shù)據(jù)傳輸量的顯著擴增,因此光纖鏈路在ATLAS液氬量能器觸發(fā)讀出系統(tǒng)高速、海量數(shù)據(jù)的傳輸中起到了至關(guān)重要的作用。本文的主要研究工作是提出了光纖數(shù)據(jù)鏈路發(fā)送器芯片LOCx2中關(guān)鍵的編碼方案,并在SoS 0.25μm CMOS工藝下實現(xiàn)了核心模塊編碼器,設(shè)計了低延時的鏈路后端數(shù)據(jù)接收器FPGA固件,且利用GBT-Link實現(xiàn)了對整個鏈路系統(tǒng)的有效監(jiān)控。本文的具體研究內(nèi)容和創(chuàng)新點主要表現(xiàn)在如下幾個方面：1. ATLAS液氬量能器要求光纖數(shù)據(jù)鏈路的前端具備耐輻照能力、功耗≤100mW/Gbps、延遲≤75ns,整個數(shù)據(jù)鏈路的延遲≤150ns。目前業(yè)界僅有CERN開發(fā)的GBT-Link可工作于輻照環(huán)境,但其它指標均不滿足要求。因此,SMU光電實驗室為ATLAS合作組開發(fā)了一款符合要求的數(shù)據(jù)鏈路。該鏈路的前端包括數(shù)據(jù)發(fā)送器芯片LOCx2和激光驅(qū)動芯片LOCld2。它們都采用SoS 0.2μm CMOS工藝設(shè)計而成,該工藝使用藍寶石作為絕緣襯底,對單事件閉鎖免疫,具有天然的抗輻照特性。LOCx2中的編碼器模塊是數(shù)據(jù)鏈路前端低延遲、低編碼開銷、低功耗的關(guān)鍵模塊。主要研究工作體現(xiàn)在以下三點：①提出了全新的"LOCic編碼”,創(chuàng)造性的將12位的BCID (Bunch Cross Identification)信息編碼到了4位字段之中,傳輸每幀112位的載荷數(shù)據(jù)相比于8B10B編碼來說編碼開銷從33.9%降至了14.3%,大大降低了鏈路的功耗。該編碼簡潔的編碼過程也易于實現(xiàn)低延遲的編碼器。②編碼器版圖采用人工精確設(shè)計,且通過優(yōu)化數(shù)字器件閾值電壓和時鐘樹、使用流水線技術(shù)等方法將編碼器的工作頻率從該工藝庫的極限100MHz提升至320MHz,進一步降低了延遲。③設(shè)計三時鐘FIFO用以連接編碼器與前端兩ADC芯片,且使其容忍兩個ADC芯片輸出信號之間3.125ns的相位不定性。IOCx2芯片有兩個數(shù)據(jù)發(fā)送通道,每個通道的輸出速率為5.12Gbps,測試表明LOCx2的功耗僅為843mW,整個芯片的延遲≤27.2ns,其中IOCic編碼器帶來的延遲≤21ns,各指標達到ATLAS液氬量能器的需求。2.除了低延遲的編碼器之外,為了降低整個數(shù)據(jù)鏈路的低延遲還需要設(shè)計低延遲的數(shù)據(jù)接收器。數(shù)據(jù)接收器由串并轉(zhuǎn)換器和解碼器構(gòu)成,采用商用FPGA實現(xiàn)：①通過優(yōu)化串行收發(fā)器IP核,使其能夠接收5.12Gbps的高速串行數(shù)據(jù),恢復(fù)出高速時鐘,對數(shù)據(jù)進行采樣并最終完成串并轉(zhuǎn)換。②采用簡潔的解碼過程并且讓解碼器運行在盡量高的頻率320MHz下,使延遲降到了最低。③根據(jù)單粒子翻轉(zhuǎn)導(dǎo)致鏈路同步丟失時數(shù)據(jù)的特點,解碼器實現(xiàn)了鏈路的快速再同步功能。光纖數(shù)據(jù)鏈路的測試表明,數(shù)據(jù)接收器可以成功實現(xiàn)鏈路的同步,恢復(fù)出原始數(shù)據(jù)和BCID信息,并通過CRC校驗。鏈路的位差錯率10-12,延遲≤74.25ns,遠低于150ns。3.為了保證基于LOCx2芯片的光纖數(shù)據(jù)鏈路能夠正常工作,本文采用GBT-Link實現(xiàn)了對應(yīng)的控制系統(tǒng),給光纖數(shù)據(jù)鏈路提供時鐘、控制信號并監(jiān)控系統(tǒng)的工作狀態(tài)�？刂奇溌吩诤蠖说腇PGA上實現(xiàn)了GBT-Link協(xié)議、HDLC協(xié)議和通道命令協(xié)議收發(fā)器,以此完成與前端GBTx和GBT-SCA芯片的雙向通訊,并最終利用GBTx和GBT-SCA芯片實現(xiàn)對系統(tǒng)的控制。測試表明在該控制鏈路的控制下,光纖數(shù)據(jù)鏈路能夠穩(wěn)定可靠的傳輸數(shù)據(jù)。
[Abstract]:The ATLAS liquid argon calorimeter is an important part of the ATLAS detector, which is used to measure the energy of the high energy particles produced by the collision of LHC (Large Hadron Collider). The ATLAS cooperation group plans to upgrade the Phase- I of the liquid argon calorimeter during the long shutdown period of the 2018 LHC two period. In order to make the ATLAS liquid argon calorimeter work in the environment of LHC Run-3 (2018-2019 years), which is 3 times the current brightness, the focus of Phase- I upgrade is to research and develop the digital trigger system, so as to suppress the background noise and effectively filter out effective parts from the background. Higher detection power, brightness and higher granularity of readout electronics have caused significant amplification of data transmission. Therefore, optical links play a crucial role in ATLAS liquid argon calorimeter trigger reading system's transmission of high-speed and massive data. The main work of this paper is to put forward the encoding scheme of fiber optic data link transmitter key chip LOCx2, and implement the core module in the SoS encoder 0.25 m CMOS technology, designed the back-end data link receiver FPGA firmware low time delay, and use GBT-Link to realize the effective monitoring of the link system. The main research contents and innovations are as follows: the front 1. ATLAS liquid argon calorimeter for fiber optic data link with radiation resistant ability, power consumption is less than or equal to 100mW/Gbps, the delay is less than or equal to 75ns, the data link delay is less than 150ns. At present, only CERN developed by the industry GBT-Link can work in the radiation environment, but other indicators do not meet the requirements. Therefore, the SMU optoelectronic laboratory has developed a data link that meets the requirements for the ATLAS cooperation group. The front end of the link consists of a data transmitter chip LOCx2 and a laser driver chip LOCld2. They are designed by SoS 0.2 m CMOS process. The sapphire insulation substrate has natural radiation resistance for single event latch up immunity. The encoder module in LOCx2 is the key module of low delay, low coding overhead and low power consumption in the front end of the data link. The main research work embodied in the following three points: 1. Put forward a new "LOCic encoding", creative 12 BCID (Bunch Cross Identification) encoding information to 4 bit field, transmission load data of each frame 112 compared to the 8B10B encoding for encoding overhead from 33.9% to 14.3%, greatly reduced link power. The coding succinct coding process is also easy to implement low latency encoders. Secondly, the encoder layout is manually designed accurately, and by optimizing the threshold voltage and clock tree of digital devices, and using pipelining technology, the working frequency of the encoder is increased from the limit 100MHz of the process library to 320MHz, further reducing the delay. The design of three clock FIFO is used to connect the encoder and the front end two ADC chip, and make it tolerate the phase uncertainty of the 3.125ns between the output signals of the two ADC chips. The IOCx2 chip has two data transmission channel, the output rate of each channel is 5.12Gbps. The tests show that the power consumption of LOCx2 is only 843mW, the delay is less than or equal to 27.2ns of the chip, the delay is less than or equal to 21ns the IOCic encoder brings, the index reached ATLAS liquid argon calorimeter demand. 2. in addition to low delay encoders, low latency data receivers are required in order to reduce the low latency of the entire data link. The data receiver is composed of serial to parallel converter and decoder. It is implemented by commercial FPGA. First, by optimizing the IP core of serial transceiver, it can receive high-speed serial data of 5.12Gbps, recover high-speed clock, sample data and complete serial to parallel conversion. (2) using a simple decoding process and allowing the decoder to run at a high frequency of 320MHz, the delay is reduced to a minimum. (3) the decoder realizes the fast re synchronization of the link, based on the characteristics of the data when the link is lost synchronously. The test of the fiber data link shows that the data receiver can achieve the synchronization of the link successfully, restore the original data and BCID information, and check it through the CRC. The link bit error rate 10-12, delay less than 74.25ns, far less than 150ns. 3., in order to ensure that the optical fiber data link based on LOCx2 chip can work normally, the corresponding control system is implemented by GBT-Link, which provides clock and control signals to the optical data link and monitors the working state of the system. The control link implements GBT-Link protocol, HDLC protocol and channel command protocol transceiver on the FPGA of the back end, so as to complete two-way communication with the front-end GBTx and GBT-SCA chips, and finally realize the control of the system by using GBTx and GBT-SCA chips. The test shows that the fiber data link can transmit data steadily and reliably under the control of the control link.
【學(xué)位授予單位】：華中師范大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2016
【分類號】：O572.214

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