發(fā)布時(shí)間：2024-06-29 21:01

　　可編程邏輯核,實(shí)質(zhì)上是規(guī)模較小的FPGA(現(xiàn)場可編程門陣列),將其作為IP嵌入到集成電路中,可以縮短集成電路設(shè)計(jì)周期,降低投片風(fēng)險(xiǎn),延長產(chǎn)品生命周期。 本課題來源于作者作為主研的國家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)項(xiàng)目“可編程邏輯電路核設(shè)計(jì)及編譯開發(fā)”以及電子科技大學(xué)重點(diǎn)青年基金項(xiàng)目“SOPC關(guān)鍵技術(shù)研究”。 可編程邏輯IP核按可編程次數(shù)分為MTP(多次可編程)和OTP(一次可編程)。在MTP可編程邏輯IP核研究方向:近年來,哥倫比亞大學(xué)的Wilton等人提出了“軟核”的概念以解決“硬核”在使用方面受到諸多限制的問題,但靈活易用的“軟核”存在兩個(gè)缺陷:一是不兼容傳統(tǒng)FPGA的雙向布線結(jié)構(gòu),這導(dǎo)致了一系列問題,比如布線不靈活,需要額外的布線資源,不能支持帶反饋的時(shí)序邏輯,FPGA的成熟CAD算法、工具不能直接用于“軟核”等;二是面積太大,是對應(yīng)“硬核”面積的6倍之多。本文從“軟核”設(shè)計(jì)的流程入手,分析出了導(dǎo)致其缺陷的主要因素,并在此基礎(chǔ)上提出了一種新的設(shè)計(jì)方法,即“基于標(biāo)準(zhǔn)單元庫+結(jié)構(gòu)化描述”的設(shè)計(jì)方法,該方法采用結(jié)構(gòu)化的硬件描述方式,直接調(diào)用標(biāo)準(zhǔn)庫中的單元來構(gòu)成可編程邏輯核中的基本單元...

【文章頁數(shù)】：113 頁

【學(xué)位級(jí)別】：博士

【部分圖文】：

圖1-1可編程邏輯器件發(fā)展歷程

電子科技大學(xué)博士學(xué)位論文商都能提供結(jié)構(gòu)上具有自身特點(diǎn)的PLD器件。其中應(yīng)用最門陣列FPGA和復(fù)雜可編程邏輯器件(CPLD，ComplexPce)[7]。程邏輯器件的發(fā)展及其結(jié)構(gòu)原理只讀存貯器(PROM)可算是早期的可編程邏輯器件，包括紫(EPROM)和電可擦除只讀存貯器....

圖1-2可編程邏輯器件分類[16]

圖1-2可編程邏輯器件分類[16]模較小，資源不夠，只能實(shí)現(xiàn)規(guī)模較小的電路（1000門以下存器資源不足，且寄存器的結(jié)構(gòu)限制教多，難于構(gòu)成豐富的靈活，限制了片內(nèi)資源的利用率。便，需要專用的編程工具。補(bǔ)這些缺陷，20世紀(jì)80年代中期，隨著集成電路技術(shù)的進(jìn)編程邏輯器件CP....

圖1-4FPGA中CLB結(jié)構(gòu)

圖1-4FPGA中CLB結(jié)構(gòu)[19]與CPLD實(shí)現(xiàn)組合邏輯采用的“與-或”陣列不同，F(xiàn)PGA采用查找表LU（Look-Up-Table)來實(shí)現(xiàn)組合邏輯。從本質(zhì)上，查找表是一個(gè)RAM，目前FPGA中常使用的LUT為4輸入LUT，一個(gè)4輸入LUT....

圖1-5浮柵編程開關(guān)[28]

FPGA由于觸發(fā)器資源較多更適合于時(shí)序邏輯控制，而CPLD乘積項(xiàng)富而觸發(fā)器資源有限更適合完成組合邏輯控制。、由于FPGA是門級(jí)編程，并且CLB之間采用分布式互聯(lián)布線結(jié)構(gòu)，決定遲的不可預(yù)測性，而CPLD是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集線結(jié)構(gòu)，決定了它的時(shí)....

本文編號(hào)：3997883