隨著芯片規(guī)模和工作頻率迅速增長(zhǎng),尤其是系統(tǒng)芯片SOC的出現(xiàn),由于嵌入了各種芯核(core),使得測(cè)試數(shù)據(jù)上升,而被測(cè)試芯核又難以進(jìn)入,結(jié)果導(dǎo)致測(cè)試費(fèi)用大量增加,并且傳統(tǒng)的離線測(cè)試越來(lái)越不適應(yīng)IC的發(fā)展。因此,近年來(lái)BIST以其無(wú)可比擬的優(yōu)越性而成為解決SOC測(cè)試問(wèn)題的研究熱點(diǎn)。 在SOC芯片測(cè)試中,人們將越來(lái)越多的時(shí)間和精力投入到測(cè)試數(shù)據(jù)壓縮、縮短測(cè)試時(shí)間和降低功耗三個(gè)方面。而且這三個(gè)方面往往相互影響,有時(shí)甚至是相互依賴或相互矛盾,使得測(cè)試時(shí)需要在這三者之間進(jìn)行均衡。 為了利用有限的測(cè)試資源滿足SOC測(cè)試,優(yōu)化測(cè)試資源已成為必要。本文通過(guò)對(duì)現(xiàn)有SOC邏輯BIST方案及SOC測(cè)試特點(diǎn)的充分研究,就單核測(cè)試、多核測(cè)試及低功耗測(cè)試提出了一系列新的、有效的測(cè)試方案。本文的主要工作如下: 針對(duì)單核測(cè)試問(wèn)題,本文提出一種控制折疊計(jì)數(shù)狀態(tài)轉(zhuǎn)移的BIST方案。該方案是在基于折疊計(jì)數(shù)器的基礎(chǔ)上,采用LFSR編碼折疊計(jì)數(shù)器種子,并通過(guò)選定的存儲(chǔ)折疊距離來(lái)控制確定的測(cè)試模式生成,使得產(chǎn)生的測(cè)試模式集與原測(cè)試集相等。既很好的解決了測(cè)試數(shù)據(jù)的壓縮,又避免了重疊、冗余測(cè)試模式的產(chǎn)生。實(shí)驗(yàn)結(jié)...

【文章頁(yè)數(shù)】：60 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
第一章 緒論
    1.1 研究的背景和意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 課題的來(lái)源
    1.4 本文研究的主要內(nèi)容和創(chuàng)新之處
第二章 內(nèi)建自測(cè)試的研究
    2.1 內(nèi)建自測(cè)試(BIST)
        2.1.1 BIST基本概念
        2.1.2 內(nèi)建自測(cè)試的結(jié)構(gòu)
        2.1.3 BIST測(cè)試向量生成
        2.1.4 BIST測(cè)試響應(yīng)分析
        2.1.5 BIST優(yōu)點(diǎn)
    2.2 線性反饋移位寄存器(LFSR)的介紹
        2.2.1 標(biāo)準(zhǔn)LFSR和公式
        2.2.2 LFSR的測(cè)試向量長(zhǎng)度和檢測(cè)概率
        2.2.3 取模LFSR和公式
        2.2.4 本原多項(xiàng)式
第三章 系統(tǒng)芯片SOC單核測(cè)試的研究
    3.1 背景介紹
    3.2 折疊控制器工作原理及相關(guān)概念的介紹
        3.2.1 折疊計(jì)算的定義
        3.2.2 折疊集、折疊種子及折疊關(guān)系定義
        3.2.3 折疊控制器的工作原理
    3.3 一種控制折疊計(jì)數(shù)狀態(tài)轉(zhuǎn)移的BIST方案
        3.3.1 現(xiàn)有SOC測(cè)試方案的分析
        3.3.2 一種控制折疊計(jì)數(shù)狀態(tài)轉(zhuǎn)移的BIST方案
        3.3.3 本方案建議的解壓結(jié)構(gòu)
        3.3.4 整體綜合過(guò)程
    3.4 實(shí)驗(yàn)結(jié)果與分析
第四章 邏輯BIST中低功耗測(cè)試的研究
    4.1 背景知識(shí)
    4.2 CMOS電路中功耗估算
    4.3 常見(jiàn)功耗降低的策略
    4.4 一種新的低功耗混合BIST策略
        4.4.1 整體方案的提出
        4.4.2 該方案的解壓結(jié)構(gòu)
    4.5 實(shí)驗(yàn)結(jié)果與分析
第五章 系統(tǒng)芯片SOC多核測(cè)試的研究
    5.1 SOC芯片測(cè)試的特點(diǎn)
    5.2 目前SOC芯片多核測(cè)試方案的介紹
    5.3 一種基于總線的SOC多核測(cè)試方案
        5.3.1 相關(guān)知識(shí)介紹
        5.3.2 基于總線的SOC多核測(cè)試方案
        5.3.3 該方案的解壓結(jié)構(gòu)
    5.4 實(shí)驗(yàn)結(jié)果與分析
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻(xiàn)
附錄
    附錄一.在校期間發(fā)表的論文
    附錄二.在校期間參與的科研項(xiàng)目
    附錄三.實(shí)驗(yàn)環(huán)境及編制的軟件



本文編號(hào)：3875397