抗旁道攻擊的電路邏輯和結(jié)構(gòu)研究
發(fā)布時間：2023-04-25 20:41
隨著人們對信息安全的要求越來越高,密碼芯片廣泛應(yīng)用于智能卡、電子商務(wù)、網(wǎng)上銀行等領(lǐng)域,極大地保證了系統(tǒng)的安全。但是近些年,一系列旁道攻擊(Side-channel Attacks)方法對安全性造成了極大的威脅。這些方法包括差錯分析(Fault Analysis)攻擊,功耗分析(Power Analysis)攻擊和電磁輻射(Electromagnetic Anaylsis)分析攻擊等等。其中差分功耗分析(Differential PowerAnalysis,DPA)的威脅最大。 為此,本文在介紹靈敏放大器邏輯(Sense Amplifier Based Logic,SABL)原理的基礎(chǔ)上,提出了一種采用全定制方法設(shè)計(jì)AES SubByte模塊的方案。該方案流片采用SMIC 0.1 8um,1.8V CMOS工藝實(shí)現(xiàn),工作頻率約為83.3M,其面積約為0.85mm2。與基于靜態(tài)互補(bǔ)CMOS邏輯的AES SubByte模塊相比,有較好抗差分功耗分析攻擊的能力。 進(jìn)而,在電路邏輯基本單元的層次上,提出了一種新型抗差分功耗分析攻擊的電路邏輯單元結(jié)構(gòu):差分輸入差分輸出時鐘控制...
【文章頁數(shù)】：74 頁
【學(xué)位級別】：碩士
【文章目錄】：
目錄
圖表索引
摘要
ABSTRACT
第一章 引言
1.1 密碼芯片的安全性
1.2 電路的旁道攻擊概述
1.2.1 標(biāo)準(zhǔn)scCMOS的功耗特征
1.2.2 旁道攻擊的種類及其防御方法
1.3 本文的研究內(nèi)容和意義
1.4 本文的章節(jié)安排
第二章 AES密碼算法簡介
2.1 有限域運(yùn)算基礎(chǔ)
2.2 AES算法
2.3 AES算法中的主要運(yùn)算
第三章 基于SABL邏輯單元的AES SUBBYTE模塊及其抗差分功耗分析
3.1 SABL邏輯單元簡介
3.1.1 SABL邏輯單元的電路結(jié)構(gòu)及工作原理
3.1.2 SABL邏輯單元中的差分下拉網(wǎng)絡(luò)
3.1.3 SABL邏輯單元之間的連接方式
3.2 幾種基本邏輯門的實(shí)現(xiàn)
3.2.1 SABL-AND2D1邏輯門
3.2.2 SABL-AND3D1邏輯門
3.2.3 SABL-XOR2D1邏輯門
3.2.4 SABL-XOR3D1邏輯門
3.3 基于靈敏放大器邏輯的觸發(fā)器SAFF
3.4 基于SABL邏輯單元的AES SuBBYTE硬件實(shí)現(xiàn)
3.4.1 AES SubByte模塊的架構(gòu)設(shè)計(jì)
3.4.2 AES SubByte模塊的電路實(shí)現(xiàn)和優(yōu)化
3.4.3 AES SubByte模塊的全定制物理實(shí)現(xiàn)
3.5 SABLSUBBYTE抗差分功耗分析
3.6 SABLSUBBYTE芯片測試
第四章 基于DDCVSL邏輯單元的AES SUBBYTE模塊及其抗差分功耗分析
4.1 DDCVSL邏輯單元簡介
4.1.1 DDCVSL邏輯單元的電路結(jié)構(gòu)
4.1.2 DDCVSL邏輯單元之間的連接方式
4.2 幾種基本邏輯門的實(shí)現(xiàn)
4.2.1 DDCVSLAND2D1邏輯門
4.2.2 DDCVSLAND3D1邏輯門
4.2.3 DDCVSLXOR2D1邏輯門
4.2.4 DDCVSLXOR3D1邏輯門
4.3 基于DDCVSL邏輯單元的AES SUBBYTE硬件實(shí)現(xiàn)
4.4 基于DDCVSL邏輯單元的AES SUBBYTE電路性能和應(yīng)用
4.5 兩種邏輯單元的性能分析與比較
第五章 通用設(shè)計(jì)和全定制設(shè)計(jì)相結(jié)合的AES算法IP核的VLSI實(shí)現(xiàn)
5.1 通用設(shè)計(jì)和全定制設(shè)計(jì)相結(jié)合的流程
5.2 AES IP核的硬件結(jié)構(gòu)
5.3 AES IP核的協(xié)同設(shè)計(jì)
5.3.1 AEScontroller控制模塊的協(xié)同設(shè)計(jì)
5.3.2 keyexpand控制模塊的協(xié)同設(shè)計(jì)
5.3.3 endecrypt加解密模塊的協(xié)同設(shè)計(jì)
5.3.4 AES IP核頂層的協(xié)同設(shè)計(jì)
5.4 AES IP核的數(shù)模混合VLSI實(shí)現(xiàn)
5.5 AES IP核的數(shù)�；旌虾蠖藢�(shí)現(xiàn)
第六章 總結(jié)與展望
6.1 本文內(nèi)容總結(jié)
6.2 進(jìn)一步工作展望
參考文獻(xiàn)
碩士學(xué)習(xí)期間錄用和發(fā)表的學(xué)術(shù)論文
致謝
本文編號：3801026
【文章頁數(shù)】：74 頁
【學(xué)位級別】：碩士
【文章目錄】：
目錄
圖表索引
摘要
ABSTRACT
第一章 引言
1.1 密碼芯片的安全性
1.2 電路的旁道攻擊概述
1.2.1 標(biāo)準(zhǔn)scCMOS的功耗特征
1.2.2 旁道攻擊的種類及其防御方法
1.3 本文的研究內(nèi)容和意義
1.4 本文的章節(jié)安排
第二章 AES密碼算法簡介
2.1 有限域運(yùn)算基礎(chǔ)
2.2 AES算法
2.3 AES算法中的主要運(yùn)算
第三章 基于SABL邏輯單元的AES SUBBYTE模塊及其抗差分功耗分析
3.1 SABL邏輯單元簡介
3.1.1 SABL邏輯單元的電路結(jié)構(gòu)及工作原理
3.1.2 SABL邏輯單元中的差分下拉網(wǎng)絡(luò)
3.1.3 SABL邏輯單元之間的連接方式
3.2 幾種基本邏輯門的實(shí)現(xiàn)
3.2.1 SABL-AND2D1邏輯門
3.2.2 SABL-AND3D1邏輯門
3.2.3 SABL-XOR2D1邏輯門
3.2.4 SABL-XOR3D1邏輯門
3.3 基于靈敏放大器邏輯的觸發(fā)器SAFF
3.4 基于SABL邏輯單元的AES SuBBYTE硬件實(shí)現(xiàn)
3.4.1 AES SubByte模塊的架構(gòu)設(shè)計(jì)
3.4.2 AES SubByte模塊的電路實(shí)現(xiàn)和優(yōu)化
3.4.3 AES SubByte模塊的全定制物理實(shí)現(xiàn)
3.5 SABLSUBBYTE抗差分功耗分析
3.6 SABLSUBBYTE芯片測試
第四章 基于DDCVSL邏輯單元的AES SUBBYTE模塊及其抗差分功耗分析
4.1 DDCVSL邏輯單元簡介
4.1.1 DDCVSL邏輯單元的電路結(jié)構(gòu)
4.1.2 DDCVSL邏輯單元之間的連接方式
4.2 幾種基本邏輯門的實(shí)現(xiàn)
4.2.1 DDCVSLAND2D1邏輯門
4.2.2 DDCVSLAND3D1邏輯門
4.2.3 DDCVSLXOR2D1邏輯門
4.2.4 DDCVSLXOR3D1邏輯門
4.3 基于DDCVSL邏輯單元的AES SUBBYTE硬件實(shí)現(xiàn)
4.4 基于DDCVSL邏輯單元的AES SUBBYTE電路性能和應(yīng)用
4.5 兩種邏輯單元的性能分析與比較
第五章 通用設(shè)計(jì)和全定制設(shè)計(jì)相結(jié)合的AES算法IP核的VLSI實(shí)現(xiàn)
5.1 通用設(shè)計(jì)和全定制設(shè)計(jì)相結(jié)合的流程
5.2 AES IP核的硬件結(jié)構(gòu)
5.3 AES IP核的協(xié)同設(shè)計(jì)
5.3.1 AEScontroller控制模塊的協(xié)同設(shè)計(jì)
5.3.2 keyexpand控制模塊的協(xié)同設(shè)計(jì)
5.3.3 endecrypt加解密模塊的協(xié)同設(shè)計(jì)
5.3.4 AES IP核頂層的協(xié)同設(shè)計(jì)
5.4 AES IP核的數(shù)模混合VLSI實(shí)現(xiàn)
5.5 AES IP核的數(shù)�；旌虾蠖藢�(shí)現(xiàn)
第六章 總結(jié)與展望
6.1 本文內(nèi)容總結(jié)
6.2 進(jìn)一步工作展望
參考文獻(xiàn)
碩士學(xué)習(xí)期間錄用和發(fā)表的學(xué)術(shù)論文
致謝
本文編號：3801026
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