本文主要進行引信安全邏輯控制電路優(yōu)化設(shè)計,采用了一種通用雙微控制器引信電路設(shè)計理念,按照GJB373A-1997《引信安全性設(shè)計準則》,針對某一彈種,分析其彈道上多種可用環(huán)境信息,使用相關(guān)傳感器對可用信號進行采集輸出,并進行信號識別算法分析,從而確定一種可以在硬件電路上實現(xiàn)的信號識別算法,分別采用CPLD硬件微處理器VHDL編程語言和ARM軟件安全控制處理器C語言進行編程,來實現(xiàn)引信雙環(huán)境保險邏輯電路設(shè)計。 本文電路系統(tǒng)是基于微旋迫彈、選取后坐加速度環(huán)境信息和發(fā)射出炮口磁環(huán)境信息作為雙環(huán)境保險信息、運用雙微控制器電路來實現(xiàn)引信安全系統(tǒng)功能。通過分開放置電壓和濾波芯片,按照電路信號流向來布局器件,將晶振芯片與易產(chǎn)生干擾的芯片分開,從而可以解決電路板的電磁兼容性問題。在保證信號傳輸質(zhì)量的基礎(chǔ)上,對安裝到彈體上的電路板進行功能優(yōu)化和設(shè)計小型化,最后,PCB板平面面積由初期的32cm~2簡化為23.4cm~2,并且寬度由40mm簡化到30mm,也就可以在一些較小彈徑迫彈上應(yīng)用該系統(tǒng)。 本文算法是運用“雙閾值+順序+時間窗+脈沖計數(shù)”識別后坐加速度環(huán)境信息,運用跳變信號觸發(fā)算... 

【文章頁數(shù)】：79 頁

【學位級別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 選題背景
    1.2 引信安全系統(tǒng)發(fā)展
    1.3 引信電子安全系統(tǒng)國內(nèi)外的研究
        1.3.1 電子安全系統(tǒng)的國外研究現(xiàn)狀
        1.3.2 電子安全系統(tǒng)的國內(nèi)研究現(xiàn)狀
    1.4 電引信設(shè)計要求
    1.5 本文主要研究任務(wù)
    1.6 本章小結(jié)
2 引信用傳感器研究
    2.1 引信環(huán)境信息
    2.2 引信傳感器選擇
    2.3 MEMS加速度傳感器
    2.4 MEMS磁傳感器
    2.5 信號識別算法
        2.5.1 后坐加速度環(huán)境識別算法
        2.5.2 出炮口磁環(huán)境識別算法
    2.6 本章小結(jié)
3 引信安全邏輯控制電路的整體方案
    3.1 單微控制器在引信中的應(yīng)用研究
    3.2 雙微控制器在引信中的應(yīng)用研究
    3.3 整體電路設(shè)計方案
    3.4 引信安全邏輯控制電路設(shè)計
    3.5 系統(tǒng)整體工作時鐘模塊設(shè)計
    3.6 PCB布局模塊化及簡化主控PCB板
        3.6.1 PCB板元器件布局設(shè)計
        3.6.2 PCB電路板布線設(shè)計
    3.7 本章小結(jié)
4 主控硬件微處理器
    4.1 可編程控制器介紹
        4.1.1 CPLD內(nèi)部結(jié)構(gòu)
        4.1.2 FPGA內(nèi)部結(jié)構(gòu)
        4.1.3 可編程器件在引信中的應(yīng)用可行性研究
    4.2 CPLD頂層邏輯設(shè)計
    4.3 CPLD底層邏輯設(shè)計
        4.3.1 debug調(diào)試復位模塊設(shè)計
        4.3.2 adctrl模塊設(shè)計
        4.3.3 AD7911芯片工作方式及時序
        4.3.4 CPLD識別算法模塊
    4.4 VHDL嵌入式邏輯分析儀
    4.5 CPLD主控硬件微處理器優(yōu)化
        4.5.1 Moore有限狀態(tài)機優(yōu)化
        4.5.2 CPLD面積優(yōu)化
    4.6 CPLD引腳設(shè)置和下載
    4.7 本章小結(jié)
5 軟件安全控制微處理器
    5.1 ARM7安全控制器功能
    5.2 ARM程序算法流程
        5.2.1 初始化ARM
        5.2.2 A/D模數(shù)轉(zhuǎn)換
        5.2.3 數(shù)字濾波處理
        5.2.4 ARM信號識別算法
        5.2.5 ARM串口通訊
    5.3 ARM技術(shù)難點分析
    5.4 本章小結(jié)
6 電路板調(diào)試與實驗
    6.1 電路板調(diào)試
        6.1.1 模擬電路調(diào)試
        6.1.2 數(shù)字電路調(diào)試
    6.2 可靠性試驗分析研究
        6.2.1 可靠性試驗
        6.2.2 實驗分析
        6.2.3 電路板調(diào)試顯示
    6.3 本章小結(jié)
7 總結(jié)與展望
致謝
參考文獻
附錄


【參考文獻】：
期刊論文
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[3]CPLD/FPGA的發(fā)展與應(yīng)用之比較[J]. 徐偉業(yè),江冰,虞湘賓.  現(xiàn)代電子技術(shù). 2007(02)
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本文編號：3706678