隨著IC制造工藝的不斷進(jìn)步，組合邏輯電路中電氣掩蓋效應(yīng)和時(shí)鐘窗口掩蓋效應(yīng)都被極大程度的削弱了。最新研究指出IC設(shè)計(jì)的特征尺寸縮小到50nm時(shí)，電路組合邏輯部分引發(fā)的軟錯(cuò)誤率將與時(shí)序邏輯部分的軟錯(cuò)誤率相當(dāng)。而Intel最新推出的westmere-EP處理器中已經(jīng)采用了32nm技術(shù)。這說(shuō)明組合邏輯單元軟錯(cuò)誤對(duì)電路可靠性的影響已經(jīng)能夠達(dá)到甚至超過(guò)時(shí)序邏輯單元軟錯(cuò)誤對(duì)電路可靠性的影響。隨著電路組合邏輯部分的軟錯(cuò)誤率的升高，組合邏輯部分的軟錯(cuò)誤研究變得越來(lái)越重要。 已有的適用于數(shù)字電路系統(tǒng)級(jí)可靠性分析的方法主要有兩類(lèi)，即基于故障模擬的方法和基于形式化技術(shù)的方法�；诠收夏M的方法應(yīng)用最廣泛，但是這類(lèi)方法很難實(shí)現(xiàn)輸入空間和故障空間的完全覆蓋，是不完備的�；谛问交夹g(shù)的方法雖然可以保證分析結(jié)果的完備性，但是已有的方法主要是基于模型檢驗(yàn)和定理證明的。這些方法都需要較多的經(jīng)驗(yàn)和專(zhuān)家支持，定理證明還需要手工干預(yù)。 本文提出了基于組合邏輯部分的錯(cuò)誤傳播模型和時(shí)序等價(jià)性檢查技術(shù)的組合邏輯單元軟錯(cuò)誤敏感點(diǎn)篩選方法。該方法首先從電路中提取組合邏輯單元軟錯(cuò)誤的傳播行為模型，然后基于該模型對(duì)故障電路與原... 

【文章頁(yè)數(shù)】：57 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 研究背景
    1.2 研究現(xiàn)狀
        1.2.1 形式化技術(shù)的應(yīng)用
        1.2.2 等價(jià)性檢查技術(shù)的發(fā)展
    1.3 本論文的工作及主要貢獻(xiàn)
        1.3.1 本論文的工作
        1.3.2 本論文的主要貢獻(xiàn)
    1.4 論文結(jié)構(gòu)
第二章 組合邏輯單元軟錯(cuò)誤傳播特性
    2.1 邏輯電路中的軟錯(cuò)誤
    2.2 軟錯(cuò)誤發(fā)展趨勢(shì)
    2.3 小結(jié)
第三章 軟錯(cuò)誤可靠性分析方法
    3.1 形式化技術(shù)的應(yīng)用
        3.1.1 形式化技術(shù)的特點(diǎn)
        3.1.2 形式化技術(shù)應(yīng)用的分類(lèi)
        3.1.3 形式化技術(shù)應(yīng)用中遇到的問(wèn)題
    3.2 等價(jià)性檢查技術(shù)
        3.2.1 組合等價(jià)性檢查方法
        3.2.2 時(shí)序等價(jià)性檢查方法
    3.3 組合等價(jià)性檢驗(yàn)算法
        3.3.1 基于 BDD 的組合電路等價(jià)性檢驗(yàn)方法
        3.3.2 基于 SAT 的組合電路等價(jià)性檢驗(yàn)方法
        3.3.3 基于 ATPG 的組合電路等價(jià)性檢驗(yàn)方法
    3.4 小結(jié)
第四章 基于時(shí)序等價(jià)性檢查的組合邏輯單元軟錯(cuò)誤敏感點(diǎn)篩選方法
    4.1 組合邏輯單元軟錯(cuò)誤模型
        4.1.1 常用軟錯(cuò)誤模型
        4.1.2 本論文建立的模型
    4.2 故障時(shí)序傳播依賴(lài)圖
    4.3 方法流程
        4.3.1 計(jì)算模型
        4.3.2 基本思想與計(jì)算模型的構(gòu)建
        4.3.3 模型的優(yōu)化
    4.4 算法流程
    4.5 實(shí)例分析
    4.6 小結(jié)
第五章 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
    5.1 SEC-SERA 系統(tǒng)框架
    5.2 Verilog 編譯器
        5.2.1 編譯器的實(shí)現(xiàn)
        5.2.2 主要的數(shù)據(jù)結(jié)構(gòu)
    5.3 軟錯(cuò)誤可靠性分析模塊
    5.4 時(shí)序等價(jià)性檢查模塊
    5.5 實(shí)驗(yàn)結(jié)果及分析
        5.5.1 示例電路的測(cè)試結(jié)果分析
        5.5.2 部分 ISCAS'89 電路測(cè)試結(jié)果分析
    5.6 本章小結(jié)
第六章 論文總結(jié)與展望
    6.1 工作總結(jié)
    6.2 工作展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果


【參考文獻(xiàn)】：
期刊論文
[1]微處理器故障注入工具與故障敏感度分析[J]. 張英武,袁國(guó)順.  半導(dǎo)體技術(shù). 2008(07)
[2]龍芯1號(hào)處理器的故障注入方法與軟錯(cuò)誤敏感性分析[J]. 黃海林,唐志敏,許彤.  計(jì)算機(jī)研究與發(fā)展. 2006(10)
[3]基于漢明糾錯(cuò)編碼的AES硬件容錯(cuò)設(shè)計(jì)與實(shí)現(xiàn)[J]. 唐明,張國(guó)平,張煥國(guó).  電子學(xué)報(bào). 2005(11)

博士論文
[1]基于時(shí)序等價(jià)性檢查的電路軟錯(cuò)誤系統(tǒng)級(jí)可靠性分析方法研究[D]. 朱丹.國(guó)防科學(xué)技術(shù)大學(xué) 2010
[2]專(zhuān)用指令集處理器可靠性評(píng)估技術(shù)研究[D]. 余潔.中國(guó)科學(xué)技術(shù)大學(xué) 2007



本文編號(hào)：3694664