發(fā)布時(shí)間：2022-10-19 15:22

　　科技的發(fā)展，電子技術(shù)的應(yīng)用，推動(dòng)了電子產(chǎn)品的研發(fā)，引起了電子設(shè)計(jì)自動(dòng)化的提高，出現(xiàn)了大規(guī)模集成電路和片上系統(tǒng)（SOC）。由于專用集成電路設(shè)計(jì)成本高，周期長(zhǎng)，而可編程邏輯器件（PLD）易于設(shè)計(jì)，周期短，可再利用，因此可編程邏輯器件得到了迅猛發(fā)展，不僅集成規(guī)模被提高，而且可以作為SOC的內(nèi)核IP使用。隨之而來(lái)的便是器件的質(zhì)量問(wèn)題。如何檢測(cè)PLD的質(zhì)量，確定其成品率已成為當(dāng)務(wù)之急，與電路功能設(shè)計(jì)一起確立為電子設(shè)計(jì)中的兩大主題。 本論文緊跟科技發(fā)展動(dòng)向，主要研究了基于與或陣列結(jié)構(gòu)的PLD的可測(cè)性設(shè)計(jì)問(wèn)題。首先從PLD的基本單元著手，研究分析了已有的關(guān)于與或陣列的可測(cè)性問(wèn)題，總結(jié)出四種可測(cè)性設(shè)計(jì)方案，即使用特殊編碼的并發(fā)性可測(cè)性設(shè)計(jì)，采用奇偶檢測(cè)器的可測(cè)性設(shè)計(jì)，進(jìn)行特征值分析的可測(cè)性設(shè)計(jì)以及分塊可測(cè)性設(shè)計(jì)，并介紹了PLD中的邊界掃描技術(shù)。隨后，論文介紹了一種自行研究的基于末端倒置、縱向觀測(cè)的與或陣列可測(cè)性設(shè)計(jì)方案。這種方案根據(jù)電路的結(jié)構(gòu)特點(diǎn)，采用了一種特殊處理辦法，在測(cè)試狀態(tài)下，可以把電路的原始輸出端當(dāng)作輸入端使用，并在電路內(nèi)部的乘積線端接入異或門，對(duì)測(cè)試結(jié)果進(jìn)行壓縮。... 

【文章頁(yè)數(shù)】：72 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
第一章 概述
    1.1 可編程邏輯器件的發(fā)展
    1.2 可編程邏輯器件的基本結(jié)構(gòu)
    1.3 可編程邏輯器件的測(cè)試進(jìn)展及存在的問(wèn)題
    1.4 課題研究來(lái)源、研究?jī)?nèi)容與實(shí)際意義
第二章 與或陣列結(jié)構(gòu)的傳統(tǒng)可測(cè)性設(shè)計(jì)及邊界掃描測(cè)試技術(shù)
    2.1 故障模型
    2.2 傳統(tǒng)的可測(cè)性設(shè)計(jì)
        2.2.1 使用特殊編碼的并發(fā)性可測(cè)試設(shè)計(jì)
        2.2.2 采用奇偶檢測(cè)的可測(cè)性設(shè)計(jì)
        2.2.3 采用特征值分析的可測(cè)性設(shè)計(jì)
        2.2.4 分塊測(cè)試法
        2.2.5 可測(cè)性設(shè)計(jì)方法的評(píng)估
    2.3 邊界掃描測(cè)試
第三章 基于末端倒置的可測(cè)性設(shè)計(jì)
    3.1 可測(cè)性設(shè)計(jì)面臨的問(wèn)題及解決方案
    3.2 可測(cè)性設(shè)計(jì)
        3.2.1 方法的構(gòu)造
        3.2.2 向量測(cè)試過(guò)程
        3.2.3 測(cè)試故障分析
        3.2.4 向量產(chǎn)生、施加電路
        3.2.5 響應(yīng)結(jié)果分析電路
    3.3 測(cè)試方法評(píng)價(jià)
    3.4 方法應(yīng)用的條件及編程要求
        3.4.1 采用三極管和NMOS管的固定與或陣列結(jié)構(gòu)
        3.4.2 采用一次可編程技術(shù)的二極管和三極管與或陣列
        3.4.3 采用可擦除可編程(EP)技術(shù)，使用SIMOS構(gòu)成的與或陣列
        3.4.4 采用電可擦除可編程(E~2P)技術(shù)，使用NMOS管構(gòu)成的與或陣列
        3.4.5 采用快閃存儲(chǔ)器技術(shù)，使用N溝道MOS制作的與或陣列
        3.4.6 采用SRAM技術(shù)的與或陣列
        3.4.7 小結(jié)
    3.5 幾種特殊情況的處理
        3.5.1 末端或門等效
        3.5.2 部分電路測(cè)試的可測(cè)性處理
第四章 大規(guī)模可編程邏輯器件的可測(cè)性設(shè)計(jì)及測(cè)試流程
    4.1 簡(jiǎn)介
    4.2 檢測(cè)、響應(yīng)電路的可測(cè)性設(shè)計(jì)
    4.3 內(nèi)含D觸發(fā)器的處理
    4.4 內(nèi)含異或門的可測(cè)性處理
    4.5 邊界掃描測(cè)試技術(shù)的應(yīng)用
    4.6 測(cè)試向量產(chǎn)生與施加
        4.6.1 無(wú)JTAG接口電路的測(cè)試向量產(chǎn)生和施加
        4.6.2 含有JTAG接口電路的測(cè)試矢量的產(chǎn)生和施加
    4.7 內(nèi)建自測(cè)試設(shè)計(jì)方案
    4.8 大規(guī)模PLD的測(cè)試方案
第五章 總結(jié)與展望
    5.1 課題研究總結(jié)
    5.2 今后工作中應(yīng)研究的方向
參考文獻(xiàn)
攻讀碩士學(xué)位期間發(fā)表的論文


【參考文獻(xiàn)】：
期刊論文
[1]逆向的PLA可測(cè)性設(shè)計(jì)[J]. 劉杰,梁華國(guó).  計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào). 2004(11)
[2]用可測(cè)性設(shè)計(jì)的方法設(shè)計(jì)PLA[J]. 朱恒靜,張卓.  電子產(chǎn)品可靠性與環(huán)境試驗(yàn). 2001(01)



本文編號(hào)：3693615