隨著ASIC設(shè)計(jì)規(guī)模的增長(zhǎng)，功能驗(yàn)證已成為整個(gè)開(kāi)發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗(yàn)證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗(yàn)證方法能有效縮短系統(tǒng)的開(kāi)發(fā)周期，可提供更快更全面的驗(yàn)證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計(jì)規(guī)模的增長(zhǎng)，單芯片已無(wú)法容納整個(gè)設(shè)計(jì)，所以常常需要對(duì)設(shè)計(jì)進(jìn)行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對(duì)邏輯驗(yàn)證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進(jìn)行了深入的研究，提出了FPGA陣列的非對(duì)稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對(duì)稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實(shí)現(xiàn)對(duì)I／O數(shù)量、電平類型和互連路徑的靈活配置。 本文對(duì)邏輯分割算法進(jìn)行了較深入的研究。針對(duì)現(xiàn)有的兩類分割算法存在的不足，提出并實(shí)現(xiàn)了基于設(shè)計(jì)模塊的邏輯分割算法，該算法有三個(gè)重要特征：1)基于設(shè)計(jì)代碼：2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過(guò)程，避免了設(shè)計(jì)分割過(guò)程的盲目性，簡(jiǎn)化了邏輯分割過(guò)程。 本文還對(duì)并行邏輯分割方法進(jìn)行了研究，提出了兩種基于不同任務(wù)分配... 

【文章頁(yè)數(shù)】：74 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
圖目錄
表目錄
摘要
ABSTRACT
第一章 緒論
    1.1 ASIC邏輯驗(yàn)證方法
        1.1.1 基于軟件模擬的驗(yàn)證方法
        1.1.2 基于硬件仿真的驗(yàn)證方法
        1.1.3 軟件模擬和硬件仿真存在的缺陷
    1.2 基于 FPGA的驗(yàn)證方法
    1.3 基于 FPGA的驗(yàn)證方法帶來(lái)的問(wèn)題
        1.3.1 邏輯分割問(wèn)題
        1.3.2 FPGA互連結(jié)構(gòu)問(wèn)題
    1.4 基于 FPGA的原型系統(tǒng)驗(yàn)證流程
第二章 原型驗(yàn)證系統(tǒng)發(fā)展現(xiàn)狀
    2.1 ASIC原型系統(tǒng)的研究現(xiàn)狀
    2.2 現(xiàn)有原型系統(tǒng)簡(jiǎn)介
        2.2.1 HARDI-HAPS10
        2.2.2 DINI-DN6000k10
    2.3 現(xiàn)有原型系統(tǒng)存在的缺陷
第三章 驗(yàn)證系統(tǒng)硬件結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn)
    3.1 邏輯分割面臨的問(wèn)題和系統(tǒng)設(shè)計(jì)目標(biāo)
    3.2 現(xiàn)有驗(yàn)證系統(tǒng)的互連結(jié)構(gòu)
        3.2.1 矩陣式對(duì)稱互連結(jié)構(gòu)
        3.2.2 星形對(duì)稱互連結(jié)構(gòu)
        3.2.3 環(huán)形對(duì)稱互連結(jié)構(gòu)
    3.3 可配置的非對(duì)稱互連結(jié)構(gòu)
        3.3.1 對(duì)稱互連結(jié)構(gòu)的缺陷
        3.3.2 非對(duì)稱互連結(jié)構(gòu)的優(yōu)勢(shì)
        3.3.3 非對(duì)稱結(jié)構(gòu)設(shè)計(jì)
        3.3.4 互連結(jié)構(gòu)性能比較
        3.3.5 FPGA與外部模塊間的可配置互連
    3.4 可配置的系統(tǒng)設(shè)計(jì)方案的實(shí)現(xiàn)
        3.4.1 系統(tǒng)組成和驗(yàn)證平臺(tái)設(shè)計(jì)
        3.4.2 FPGA陣列邏輯下載
        3.4.3 對(duì)接口電平的靈活支持
        3.4.4 存儲(chǔ)器及其他部件的實(shí)現(xiàn)
        3.4.5 對(duì)系統(tǒng)調(diào)試診斷的支持
    3.5 本章小結(jié)
第四章 ASIC邏輯分割算法研究與實(shí)現(xiàn)
    4.1 問(wèn)題描述
        4.1.1 邏輯分割(Partition)
        4.1.2 邏輯分配(Assign)
    4.2 邏輯分割算法研究現(xiàn)狀
        4.2.1 綜合前分割
        4.2.2 映射前分割
        4.2.3 映射后分割
        4.2.4 兩類分割方法比較
    4.3 基于模塊的邏輯分割算法思想
        4.3.1 參數(shù)提取過(guò)程
        4.3.2 邏輯分割過(guò)程
    4.4 算法過(guò)程描述
        4.4.1 結(jié)構(gòu)調(diào)整和分割準(zhǔn)備階段
        4.4.2 邏輯分割階段
    4.5 算法實(shí)現(xiàn)
        4.5.1 程序設(shè)計(jì)
        4.5.2 結(jié)構(gòu)描述文件的構(gòu)造
        4.5.3 算法模擬結(jié)果
    4.6 算法性能分析
        4.6.1 性能評(píng)價(jià)標(biāo)準(zhǔn)
        4.6.2 兩類分割方法的性能對(duì)比
    4.7 本章小結(jié)
第五章 邏輯分割算法的并行化研究
    5.1 邏輯分割并行化問(wèn)題
        5.1.1 任務(wù)并行化的意義
        5.1.2 任務(wù)并行度
        5.1.3 任務(wù)分配策略
    5.2 并行處理方案一
        5.2.1 算法思想
        5.2.2 過(guò)程描述
    5.3 并行處理方案二
        5.3.1 算法思想
        5.3.2 過(guò)程描述
    5.4 算法性能分析
        5.4.1 方案一
        5.4.2 方案二
    5.5 實(shí)現(xiàn)結(jié)果
    5.6 本章小結(jié)
第六章 結(jié)束語(yǔ)
    6.1 工作總結(jié)
    6.2 進(jìn)一步的工作
致謝
攻讀碩士期間發(fā)表的論文
參考文獻(xiàn)



本文編號(hào)：3680604