GSM芯片的邏輯物理綜合與驗證
發(fā)布時間:2022-08-06 17:19
GSM芯片,作為超低成本基帶芯片,其自身具有較高的商業(yè)價值。而對GSM芯片成功進行邏輯物理綜合與驗證,是整個芯片設計的重要組成部分。本文重點研究了GSM芯片的邏輯物理綜合與驗證,主要包括用Talus Design進行邏輯綜合,插入掃描鏈,用Talus Vortex進行版圖規(guī)劃,電源規(guī)劃,布局布線,時鐘束綜合,用PrimeTime進行靜態(tài)時序分析,用LEC進行形式驗證,用Calibre進行版圖驗證,用Talus Rail進行Irdrop分析等。芯片經(jīng)過邏輯與物理綜合以及各方面的修復后,通過了各種驗證。在靜態(tài)時序分析方面,各種模式的時序要求都得到了滿足,沒有任何違規(guī),在版圖驗證方面,DRC/LVS的檢查都符合要求,在形式驗證方面,代碼與網(wǎng)表完全等價,在電壓降分析方面,結果在允許的范圍內(nèi)。最終,芯片實現(xiàn)了流片與量產(chǎn)。
【文章頁數(shù)】:75 頁
【學位級別】:碩士
【文章目錄】:
摘要
Abstract
目錄
第一章 緒論
1.1 研究背景
1.2 研究內(nèi)容與創(chuàng)新
第二章 GSM芯片邏輯綜合的研究與實現(xiàn)
2.1 邏輯綜合概述
2.2 GSM芯片的邏輯綜合
2.2.1 導入RTL代碼
2.2.2 優(yōu)化RTL代碼
2.2.3 面積優(yōu)化
2.2.4 插入掃描鏈
2.2.5 時序優(yōu)化
2.3 GSM芯片的設計約束
2.4 GSM芯片的邏輯綜合后檢查
2.5 小結
第三章 GSM芯片物理綜合的研究與實現(xiàn)
3.1 物理綜合概述
3.2 協(xié)同設計
3.2.1 協(xié)同設計概論
3.2.2 協(xié)同設計的設計方法
3.2.3 協(xié)同設計的產(chǎn)出
3.3 版圖規(guī)劃
3.3.1 版圖規(guī)劃概論與重要性
3.3.2 版圖規(guī)劃的設計方法
3.4 電源規(guī)劃
3.4.1 布滿整個設計的電源網(wǎng)絡
3.4.2 布滿標準單元區(qū)域的電源軌道
3.4.3 單獨為IP核設計的電源環(huán)或電源連接
3.4.4 單獨為片上內(nèi)存設計的電源連接
3.4.5 單獨為接口電路設計的電源連接
3.5 布局
3.5.1 全局布局
3.5.2 粗略布局
3.5.3 精細布局
3.5.4 增量布局
3.5.5 ECO布局
3.5.6 區(qū)域化布局
3.6 時鐘束綜合
3.6.1 時鐘束約束
3.6.2 時鐘束建立
3.6.3 時鐘束優(yōu)化
3.7 布線
3.7.1 短棒布線
3.7.2 全局布線
3.7.3 軌道布線
3.7.4 細致布線
3.7.5 布線優(yōu)化
3.7.6 布線檢查
3.8 優(yōu)化
3.8.1 添加PCI單元
3.8.2 添加冗余通過孔
3.8.3 添加填充單元
3.8.4 添加mpin
3.9 輸出
3.9.1 GDS
3.9.2 DEF
3.9.3 LEF
3.9.4 網(wǎng)表
3.10 小結
第四章 GSM芯片的驗證
4.1 驗證技術概述
4.2 靜態(tài)時序分析
4.2.1 建立時間檢查
4.2.2 保持時間檢查
4.2.3 過渡時間檢查
4.2.4 功能模式檢查
4.2.5 scan shift模式檢查
4.2.6 scan capture模式檢查
4.2.7 mbist模式檢查
4.3 版圖驗證
4.3.1 DRC設計規(guī)則檢查
4.3.2 LVS版圖與電路等價性檢查
4.4 形式驗證
4.5 電壓降分析
4.6 其他特殊檢查
第五章 總結
致謝
參考文獻
【參考文獻】:
期刊論文
[1]數(shù)字音頻廣播基帶解碼芯片后端設計中的時序收斂方案[J]. 王國裕,李良威,陸明瑩,張紅升. 電子質(zhì)量. 2012(02)
[2]65nm工藝下百萬門級芯片的物理設計[J]. 張杰,孫大成. 中國集成電路. 2012(Z1)
[3]百萬門系統(tǒng)級芯片的后端設計[J]. 張玲,羅靜. 電子與封裝. 2010(05)
[4]布線后修復時序違規(guī)的方法研究[J]. 曾宏. 中國集成電路. 2010(04)
[5]一種SoC芯片在Magma Talus下的物理實現(xiàn)[J]. 胡楊川. 中國集成電路. 2010(04)
[6]納米級工藝下系統(tǒng)級芯片的物理設計[J]. 唐有情. 中國科技信息. 2010(05)
[7]ASIC物理設計中金屬層數(shù)對芯片的影響[J]. 柏璐,聶紅兒,李莉. 半導體技術. 2010(01)
[8]模擬芯片在系統(tǒng)公板設計的主要考慮[J]. 陳彥旭. 電子與電腦. 2009(11)
[9]深亞微米ASIC設計中的靜態(tài)時序分析[J]. 廖軍和,葉兵. 半導體技術. 2009(01)
[10]納米級工藝對物理設計的影響[J]. 趙繼業(yè),楊旭. 中國集成電路. 2008(08)
本文編號:3670052
【文章頁數(shù)】:75 頁
【學位級別】:碩士
【文章目錄】:
摘要
Abstract
目錄
第一章 緒論
1.1 研究背景
1.2 研究內(nèi)容與創(chuàng)新
第二章 GSM芯片邏輯綜合的研究與實現(xiàn)
2.1 邏輯綜合概述
2.2 GSM芯片的邏輯綜合
2.2.1 導入RTL代碼
2.2.2 優(yōu)化RTL代碼
2.2.3 面積優(yōu)化
2.2.4 插入掃描鏈
2.2.5 時序優(yōu)化
2.3 GSM芯片的設計約束
2.4 GSM芯片的邏輯綜合后檢查
2.5 小結
第三章 GSM芯片物理綜合的研究與實現(xiàn)
3.1 物理綜合概述
3.2 協(xié)同設計
3.2.1 協(xié)同設計概論
3.2.2 協(xié)同設計的設計方法
3.2.3 協(xié)同設計的產(chǎn)出
3.3 版圖規(guī)劃
3.3.1 版圖規(guī)劃概論與重要性
3.3.2 版圖規(guī)劃的設計方法
3.4 電源規(guī)劃
3.4.1 布滿整個設計的電源網(wǎng)絡
3.4.2 布滿標準單元區(qū)域的電源軌道
3.4.3 單獨為IP核設計的電源環(huán)或電源連接
3.4.4 單獨為片上內(nèi)存設計的電源連接
3.4.5 單獨為接口電路設計的電源連接
3.5 布局
3.5.1 全局布局
3.5.2 粗略布局
3.5.3 精細布局
3.5.4 增量布局
3.5.5 ECO布局
3.5.6 區(qū)域化布局
3.6 時鐘束綜合
3.6.1 時鐘束約束
3.6.2 時鐘束建立
3.6.3 時鐘束優(yōu)化
3.7 布線
3.7.1 短棒布線
3.7.2 全局布線
3.7.3 軌道布線
3.7.4 細致布線
3.7.5 布線優(yōu)化
3.7.6 布線檢查
3.8 優(yōu)化
3.8.1 添加PCI單元
3.8.2 添加冗余通過孔
3.8.3 添加填充單元
3.8.4 添加mpin
3.9 輸出
3.9.1 GDS
3.9.2 DEF
3.9.3 LEF
3.9.4 網(wǎng)表
3.10 小結
第四章 GSM芯片的驗證
4.1 驗證技術概述
4.2 靜態(tài)時序分析
4.2.1 建立時間檢查
4.2.2 保持時間檢查
4.2.3 過渡時間檢查
4.2.4 功能模式檢查
4.2.5 scan shift模式檢查
4.2.6 scan capture模式檢查
4.2.7 mbist模式檢查
4.3 版圖驗證
4.3.1 DRC設計規(guī)則檢查
4.3.2 LVS版圖與電路等價性檢查
4.4 形式驗證
4.5 電壓降分析
4.6 其他特殊檢查
第五章 總結
致謝
參考文獻
【參考文獻】:
期刊論文
[1]數(shù)字音頻廣播基帶解碼芯片后端設計中的時序收斂方案[J]. 王國裕,李良威,陸明瑩,張紅升. 電子質(zhì)量. 2012(02)
[2]65nm工藝下百萬門級芯片的物理設計[J]. 張杰,孫大成. 中國集成電路. 2012(Z1)
[3]百萬門系統(tǒng)級芯片的后端設計[J]. 張玲,羅靜. 電子與封裝. 2010(05)
[4]布線后修復時序違規(guī)的方法研究[J]. 曾宏. 中國集成電路. 2010(04)
[5]一種SoC芯片在Magma Talus下的物理實現(xiàn)[J]. 胡楊川. 中國集成電路. 2010(04)
[6]納米級工藝下系統(tǒng)級芯片的物理設計[J]. 唐有情. 中國科技信息. 2010(05)
[7]ASIC物理設計中金屬層數(shù)對芯片的影響[J]. 柏璐,聶紅兒,李莉. 半導體技術. 2010(01)
[8]模擬芯片在系統(tǒng)公板設計的主要考慮[J]. 陳彥旭. 電子與電腦. 2009(11)
[9]深亞微米ASIC設計中的靜態(tài)時序分析[J]. 廖軍和,葉兵. 半導體技術. 2009(01)
[10]納米級工藝對物理設計的影響[J]. 趙繼業(yè),楊旭. 中國集成電路. 2008(08)
本文編號:3670052
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